[new123 0]

Не знал что в четверке GX есть pcie hard. Думал только в GT, а они дороже

3 minutes ago, vlso said:

Надо будет выяснить у дистрибьютера.

сделайте проще, начните в квартусе новый проект, чип выберите какой собираетесь купить. И посмотрите, в IP catalog есть ли PCIE Hard IP или что то с этим связаное. Запустите визард и гляньте есть ли там галка DMA

[Yuri124 1]

2 minutes ago, new123 said:

Не знал что в четверке GX есть pcie hard

тоже не знал.

2 minutes ago, new123 said:

Думал только в GT, а они дороже

а разве GT есть в IV? Разве не в V?

16 minutes ago, vlso said:

Они стоят около 25$ на digikey

Это - самые медленные (speed grade 8) - смотрите, что требует компилятор ядра. Ну и ресурсов логики у него не так и много. Есть ли контроллер внешней памяти? 

[Yuri124 1]

23 minutes ago, new123 said:

Запустите визард и гляньте есть ли там галка DMA

встроенная в ядро PCIe DMA. насколько помню, появилась только в V поколении. Как уже писал, на cyclone V GT работала на грани по быстродействию. А в Arria V уже норм. Но Arria уже другой порядок цены.

Изменено 13 марта, 2020 пользователем Yuri124

[vlso 0]

27 minutes ago, new123 said:

сделайте проще, начните в квартусе новый проект, чип выберите какой собираетесь купить. И посмотрите, в IP catalog есть ли PCIE Hard IP или что то с этим связаное. Запустите визард и гляньте есть ли там галка DMA

Ладно, проверю чуть позже. Как раз есть бесплатная версия Quartus 16 Prime.

[vlso 0]

28 minutes ago, Yuri124 said:

Это - самые медленные (speed grade 8) - смотрите, что требует компилятор ядра. Ну и ресурсов логики у него не так и много. Есть ли контроллер внешней памяти?

Ну, это я так. Пока пальцем в небо. Детально ещё не прорабатывал. Контроллера внешней памяти нет. Это конечно плохо. Как я понял многие имеют проблемы с таймингами Soft IP DDR2, судя по всплывающим иногда темам. Ну и жаль, что  DDR3 нет. На мой взгляд DDR2 явно с производства раньше снимут, чем DDR3.

Насчёт требований быстродействия DMA soft IP как-то особо не задумывался. Проверю.

Ценник на cyclone5GX начинается с 60$. В принципе тоже неплохо.

Господа, картина значительно прояснилась. Осталось понять ещё два исходных вопроса.

1. Кто отвечает за конфигурирование в системе PCIe. hard/softIP и в каких семействах? Какой это уровень с точки зрения протоколов?

2. TLP-пакеты на каком уровне протокола ходят?

 

[Yuri124 1]

17 minutes ago, vlso said:

TLP-пакеты на каком уровне протокола

TLP= transaction layer packet.

[vlso 0]

9 minutes ago, Yuri124 said:

TLP= transaction layer packet

:) Спасибо.

[Yuri124 1]

1 hour ago, vlso said:

Кто отвечает за конфигурирование в системе PCIe. hard/softIP и в каких семействах? Какой это уровень с точки зрения протоколов?

Не совсем понятен вопрос.

При создании проекта конфигурируете IP ядро под свои нужды - частота шины (поколение PCIe), кол-во лейнов, откуда брать опорный клок (лучше - с материнской платы + свой генератор для своего железа внутри FPGA), BAR-ы...

При работе (включении компьютера) - идет опрос PCIe устройств из BIOS, затем - Ваш драйвер "договаривается" с платой... Как-то так.

[yes 5]

если стоимость имеет значение, то Латтис

http://www.latticesemi.com/en/Products/DevelopmentBoardsAndKits/ECP5VersaDevelopmentKit

вот такую плату втыкал - работает, судя по скорости обмена (да и по состоянию драйвера) ПЛИСина работает в gen 2, хотя по даташиту не должна (по честному должна быть плисина с 5G, на такой плате (отличается, только запаяной ПЛИС)

http://www.latticesemi.com/en/Products/DevelopmentBoardsAndKits/ECP55GVersaDevKit

но проект пересобирается и для не_5G)

 

темы, где обсуждалось

 

 

 

 

[vlso 0]

34 minutes ago, Yuri124 said:

При работе (включении компьютера) - идет опрос PCIe устройств из BIOS, затем - Ваш драйвер "договаривается" с платой... Как-то так.

Может не совсем точно вопрос задал. Хотел узнать именно про опрос PCIe устройств из BIOS или windows (уж не знаю как они там это делят сейчас). Я так понимаю ПО конфигурирования (назовём это так) на PC через транзакции конфигурационного типа вычитывает информацию о наличии BAR-ов и т.п. Мне всегда казалось, что это делается до загрузки специфичного драйвера. Если я устанавливаю незнакомое устройство в системе я ведь тоже вижу через device manager, что windows назначил определённый диапазон памяти для него. Вот про этот механизм и вопрос. Наверное это и есть plug-and-play. На стороне FPGA это ведь тоже надо поддержать, иначе как PC поймёт, что у него устройство имеется и для него надо загрузить соответствующий драйвер.

34 minutes ago, yes said:

если стоимость имеет значение, то Латтис

Спасибо. Хоть я настроен на Alterу, сейчас мне любая информация интересна. Посмотрю обязательно.

[gosha-z 2]

Посмотрите еще на PolarFire - у стрельчатых на них сейчас хорошие скидки. Правда там с ПО все нетривиально.

[RobFPGA 27]

Приветствую!

21 minutes ago, vlso said:

Я так понимаю ПО конфигурирования (назовём это так) на PC через транзакции конфигурационного типа вычитывает информацию о наличии BAR-ов и т.п. Мне всегда казалось, что это делается до загрузки специфичного драйвера

Так и есть  - это делает системный драйвер PCIe шины.  А драйвер устройства  только рулит функционалом вашей платы и DMA который на ней расположен через уже скофигуренные BARы.

20 minutes ago, vlso said:

На стороне FPGA это ведь тоже надо поддержать, иначе как PC поймёт, что у него устройство имеется и для него надо загрузить соответствующий драйвер.

Стандартная конфигурация (базовые конфигурационные регистры и интерфейс) обычно входит в состав вендоровской PCIe корки. 

Ваша задача обеспечить готовность вашей платы к опросу и инициализации PCIe  не позже 100 ms  после подачи питании и снятия системного ресета.

 Удачи! Rob. 

[vlso 0]

31 minutes ago, RobFPGA said:

Так и есть  - это делает системный драйвер PCIe шины.  А драйвер устройства  только рулит функционалом вашей платы и DMA который на ней расположен через уже скофигуренные BARы.

Вот я получается спрашивал про поддержку функционала системного драйвера шины

31 minutes ago, RobFPGA said:

Стандартная конфигурация (базовые конфигурационные регистры и интерфейс) обычно входит в состав вендоровской PCIe корки. 

Ваша задача обеспечить готовность вашей платы к опросу и инициализации PCIe  не позже 100 ms  после подачи питании и снятия системного ресета.

Стандартная конфигурация тоже через transaction layer общается ? Получается тогда это тот же интерфейс, что и DMA контроллер? Как тогда они этот интерфейс делят? Или это одна единая core?

Также интересно можно ли например стандартную конфигурацию взять из IP, а DMA контроллер свой прикрутить?

Изменено 13 марта, 2020 пользователем vlso

[blackfin 16]

34 minutes ago, vlso said:

Стандартная конфигурация тоже через transaction layer общается?

Получается тогда это тот же интерфейс, что и DMA контроллер?

Как тогда они этот интерфейс делят? Или это одна единая core?

Также интересно можно ли например стандартную конфигурацию взять из IP, а DMA контроллер свой прикрутить?

Quote

"Один дурак может задать столько вопросов что и 100 мудрецов не ответят" (с) В. И. Ленин ПСС том 8 стр. 15, работа "Как нам преобразовать РабКрин"

Прочитайте уже хотя бы что-нибудь про то как работает PCIe.. 

[RobFPGA 27]

Приветствую!

36 minutes ago, vlso said:

Стандартная конфигурация тоже через transaction layer общается ? Получается тогда это тот же интерфейс, что и DMA контроллер? Как тогда они этот интерфейс делят? Или это одна единая core?

Весь функционал PCIe идет через TLP layer.  И шарится  он через соответствуюшие mux/demux.  А где именно шарится зависит от реализации конкретной корки  либо снаружи hard IP в виде соответвущей soft IP нашлепки либо сразу внутри hardIP.  Опять же надо смотреть на конкретное ядро. Например для Xilinx integrated PCIe.  

36 minutes ago, vlso said:

Также интересно можно ли например стандартную конфигурацию взять из IP, а DMA контроллер свой прикрутить?

Опять же на каком уровне прикручивать хотите DMA -  если на чистом TLP то  это гемор на несколько месяцев работы команды. И основной как раз для request/completion для канала чтения из PC. Канал записи немного проще. 

Если же прикручивать DMA на уровне уже готового шинного интерфеса  Slave Avalon/AXI <-> PCIe (типа AXI4 PCIE bridge у Xilinx) то там все гораздно проще. Но и пиковых параметров скоростей пролучить не получится. 

Удачи! Rob.