Jump to content

    
Sign in to follow this  
R2AIV

Синтез в Xilinx ISE 14.7 (Spartan-3E vs Spartan-6)

Recommended Posts

Здравствуйте! Пытаюсь в ISE 14.7 перетащить проект со Spartan-6 на Spartan-3E. Дело в том, что проект идеально собирается и работает под Spartan-6, но ни в какую не хочет проходить синтез под Spartan-3E. И дело не в том, что там используются разные примитивы (их там попросту нет - описание поведенческое), а в том, что синтезатор, видимо, по какой-то своей причине использует разные версии языка. Т.е. те, ошибки, которые он находит при синтезе под Spartan-3E не являются таковым под Spartan-6. Например, объявление wire после assign этого самого wire с шестым спартаном прокатывает - с третьим никак. Исходник сторонний и крупный. Хотелось бы перенести его малой кровью. Синтаксические "ошибки" исправил - сейчас не проходит low-level synthesis. Help me!

Share this post


Link to post
Share on other sites
3 минуты назад, R2AIV сказал:

 Например, объявление wire после assign этого самого wire с шестым спартаном прокатывает - с третьим никак. Исходник сторонний и крупный. Хотелось бы перенести его малой кровью.

В настройках могут быть установлены разные версии Верилога. 

Share this post


Link to post
Share on other sites

У шестого спартана такой галки вообще нет. У третьего ставил и снимал Verilog2001 - никакого толка. У шестого, возможно, даже версия новее, чем 2001 (подозрение).

Share this post


Link to post
Share on other sites
57 минут назад, R2AIV сказал:

Синтаксические "ошибки" исправил - сейчас не проходит low-level synthesis. Help me!

Ну а по частям попробуйте... Вместо большей части модулей можно поставить заглушки, а потом добавлять эти модули... Чтобы понять на каком шаге будет затык. Ну либо там просто проект в кристалл не лезет. 

Share this post


Link to post
Share on other sites
1 час назад, R2AIV сказал:

Например, объявление wire после assign этого самого wire с шестым спартаном прокатывает - с третьим никак. Исходник сторонний и крупный. Хотелось бы перенести его малой кровью.

Скажите спасибо вашим вериложникам-кривопейсателям.

Кривой проект надо править, а не обходиться малой кровью. Чтобы потом жить легче было.

Share this post


Link to post
Share on other sites

В своё время натыкался, что компилятор VHDL под Спартан-3 выдавал несуществующие ошибки в исходном коде; компилятор под 6-ю серию тот же самый код благополучно переваривал. Так что, возможно, дело в кривизне компилятора под Спартан-3. Можно попробовать воспользоваться сторонним компилятором (Precision, например).

Share this post


Link to post
Share on other sites
12 минут назад, SII сказал:

В своё время натыкался, что компилятор VHDL под Спартан-3 выдавал несуществующие ошибки в исходном коде; компилятор под 6-ю серию тот же самый код благополучно переваривал. Так что, возможно, дело в кривизне компилятора под Спартан-3. Можно попробовать воспользоваться сторонним компилятором (Precision, например).

Проясните, пожалуйста, что за зверь такой. Не приходилось сталкиваться...

Share this post


Link to post
Share on other sites
13 minutes ago, R2AIV said:

Проясните, пожалуйста, что за зверь такой. Не приходилось сталкиваться...

Кто, Precision? Компилятор для VHDL и Verilog от Mentor Graphics. Может либо генерить выходной код под кучу различных ПЛИСин разных производителей, либо делать платформенно-нейтральный нетлист на чистом Верилоге, который потом можно скормить компилятору в ISE (он XST называется, кстати) либо в другой среде разработки.

Share this post


Link to post
Share on other sites
5 hours ago, SII said:

Кто, Precision? Компилятор для VHDL и Verilog от Mentor Graphics. Может либо генерить выходной код под кучу различных ПЛИСин разных производителей, либо делать платформенно-нейтральный нетлист на чистом Верилоге, который потом можно скормить компилятору в ISE (он XST называется, кстати) либо в другой среде разработки.

IP core от производителя не используется? PLL например?

Share this post


Link to post
Share on other sites
16 hours ago, R2AIV said:

Синтаксические "ошибки" исправил - сейчас не проходит low-level synthesis.

А какие конкретно ошибки остались ? 

Share this post


Link to post
Share on other sites
11 часов назад, Maverick_ сказал:

IP core от производителя не используется? PLL например?

Ипользуются PLL и блочная память в роли как двупортового ОЗУ и как ПЗУ.

 

UPD: Пробема решена. Precision спас положение. SII, спасибо огромное! Сижу, изучаю. Очень полезное ПО. Больше всего понравилось то, что можно интрегрировать вместо синтезатор в ISE и можно генерить EDIF, если проект разрабатывается в самом Precision. 

Share this post


Link to post
Share on other sites
3 hours ago, R2AIV said:

Precision спас положение. SII, спасибо огромное! Сижу, изучаю. Очень полезное ПО. Больше всего понравилось то, что можно интрегрировать вместо синтезатор в ISE и можно генерить EDIF, если проект разрабатывается в самом Precision. 

Это вы ещё ничего про Sinplify не знаете...

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.

Guest
Reply to this topic...

×   Pasted as rich text.   Paste as plain text instead

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.

Sign in to follow this