[Mattakushi 0]

Здравствуйте, знатоки Ментора! Помогите, пожалуйста. 

Разрабатываем печатные платы в Mentor Design Capture и Mentor ExpeditionPCB. Периодически из-за невнимательности разработчик, рисуя шину, подключает один из ее сигналов (условно, выходной для микросхемы DD1), а завести его на вход другой микросхемы (DD2) забывает. Ментор Design Capture при наших настройках проекта на это не обращает внимание при компиляции и верификации (Tools -> Verify). Лазил в пунктах, указываемых при верификации, - там этого нет. Есть вариант проверять в PCB (Analysis -> Review Hazards -> Online -> Open Fanouts), но в PCB у нас трудятся трассировщики, а разработчик должен быть уверен в схеме, которую отдает на разводку. Поэтому, вопрос:

 

Возможно ли как-то провести эту проверку в Design Capture, чтобы при компиляции возникали ошибки, как это происходит при неподключенных пинах, например? 

 

Или, может,у кого-то есть идеи, как по-другому с этим бороться? 
 

Заранее спасибо

Изменено 21 февраля, 2020 пользователем Mattakushi

[PBO 1]

23 minutes ago, Mattakushi said:

Здравствуйте, знатоки Ментора! Помогите, пожалуйста. 

Разрабатываем печатные платы в Mentor Design Capture и Mentor ExpeditionPCB. Периодически из-за невнимательности разработчик, рисуя шину, подключает один из ее сигналов (условно, выходной для микросхемы DD1), а завести его на вход другой микросхемы (DD2) забывает. Ментор Design Capture при наших настройках проекта на это не обращает внимание при компиляции и верификации (Tools -> Verify). Лазил в пунктах, указываемых при верификации, - там этого нет. Есть вариант проверять в PCB (Analysis -> Review Hazards -> Online -> Open Fanouts), но в PCB у нас трудятся трассировщики, а разработчик должен быть уверен в схеме, которую отдает на разводку. Поэтому, вопрос:

Возможно ли как-то провести эту проверку в Design Capture, чтобы при компиляции возникали ошибки, как это происходит при неподключенных пинах, например? 

Это вам нужно чтобы разработчик был повнимательнее)) На самом деле ментор уже соединил эти сигналы как только вы их создали, если на той стороне сигнал также назван, то в плате все должно быть нормально. А на схеме нужно соединить для того чтобы было удобно читать схему.

А вообще в tools--verify должен быть DRC 109 Unused bus nets он должен вам помочь.

Еще можно использовать File-->export--> Quick Connection View

 

Изменено 21 февраля, 2020 пользователем philipov

[Mattakushi 0]

1 час назад, philipov сказал:

Это вам нужно чтобы разработчик был повнимательнее)) На самом деле ментор уже соединил эти сигналы как только вы их создали, если на той стороне сигнал также назван, то в плате все должно быть нормально. А на схеме нужно соединить для того чтобы было удобно читать схему.

А вообще в tools--verify должен быть DRC 109 Unused bus nets он должен вам помочь.

Еще можно использовать File-->export--> Quick Connection View

 

 

Спасибо за ответ!

Ну Вы же понимаете, не всегда получается все тщательно проверить)

Так в том то и дело, что "на той стороне" сигнала нет - разработчик забыл его указать. По факту, мы имеем, что сигнал выходит из микросхемы, подключается к шине, на этом все. И Ментор это устраивает!

Поэтому сейчас пришлось стать свидетелем ситуации: на одной из страниц схемы имеется шина для FPGA, сигналы с которой, в частности, следуют на разъемы для SD карт. На SD карты все нужные сигналы с шины приходят, но парочка из них из FPGA даже не выходила! Разработчик этого, ввиду скопления сигналов возле FPGA, не заметил. Программа на это никак не отреагировала. Трассировщик, в свою очередь, тоже не обнаружил подвоха. Итог: на изготовленной плате пришлось прокидывать проводнички.

Кстати, забыл сказать, мы работаем в Менторе 2007 года.. Фишек, которые Вы перечислили, в нем нет

Изменено 21 февраля, 2020 пользователем Mattakushi

[iosifk 3]

1 час назад, Mattakushi сказал:

Или, может,у кого-то есть идеи, как по-другому с этим бороться? 

Я когда-то в 2000-х с этим столкнулся, правда тогда был PCAD. Вроде бы пишешь название сигнала в одном месте, потом в другом - а соединения, нет. Так вот, я взял за правило писать буквами только один раз, а потом во все места подключения только копировать названия. 

И еще PCAD умел показывать цепи с только одной точкой подключения...

Вот, все это мелочи, но портят глаза и нервы...

[PBO 1]

27 minutes ago, Mattakushi said:

Спасибо за ответ!

Ну Вы же понимаете, не всегда получается все тщательно проверить)

Так в том то и дело, что "на той стороне" сигнала нет - разработчик забыл его указать. По факту, мы имеем, что сигнал выходит из микросхемы, подключается к шине, на этом все. И Ментор это устраивает!

Поэтому сейчас пришлось стать свидетелем ситуации: на одной из страниц схемы имеется шина для FPGA, сигналы с которой, в частности, следуют на разъемы для SD карт. На SD карты все нужные сигналы с шины приходят, но парочка из них из FPGA даже не выходила! Разработчик этого, ввиду скопления сигналов возле FPGA, не заметил. Программа на это никак не отреагировала. Трассировщик, в свою очередь, тоже не обнаружил подвоха. Итог: на изготовленной плате пришлось прокидывать проводнички.

Кстати, забыл сказать, мы работаем в Менторе 2007 года.. Фишек, которые Вы перечислили, в нем нет

У вас 7.9.5? Для него есть маршрут DXD, а не DC, в нем все это есть 

ментор это и не поймёт , что вы описали , он же не может читать мысли разработчика)). Если вы не подключаете сигнал, то нужно использовать NC - символ тогда цепь не замкнётся. А так он соединяет 2 цепи с одинаковым названием.

Изменено 21 февраля, 2020 пользователем philipov

[Mattakushi 0]

33 минуты назад, iosifk сказал:

Так вот, я взял за правило писать буквами только один раз, а потом во все места подключения только копировать названия

Понял, учту

33 минуты назад, iosifk сказал:

И еще PCAD умел показывать цепи с только одной точкой подключения

Вот я и пытаюсь найти что-то подобное в Менторе - в ExpeditionPCB нашлось, в Design Capture пока нет..

Спасибо за ответ!

31 минуту назад, philipov сказал:

У вас 7.9.5? Для него есть маршрут DXD, а не DC, в нем все это есть 

ментор это и не поймёт , что вы описали , он же не может читать мысли разработчика)). Если вы не подключаете сигнал, то нужно использовать NC - символ тогда цепь не замкнётся. А так он соединяет 2 цепи с одинаковым названием.

 

2005SP3 )  DXD там, вроде бы, нету

[PBO 1]

2 hours ago, Mattakushi said:

Понял, учту

Вот я и пытаюсь найти что-то подобное в Менторе - в ExpeditionPCB нашлось, в Design Capture пока нет..

Спасибо за ответ!

2005SP3 )  DXD там, вроде бы, нету

Тогда пора обновляться )

[fill 2]

23 часа назад, Mattakushi сказал:

Здравствуйте, знатоки Ментора! Помогите, пожалуйста. 

Разрабатываем печатные платы в Mentor Design Capture и Mentor ExpeditionPCB. Периодически из-за невнимательности разработчик, рисуя шину, подключает один из ее сигналов (условно, выходной для микросхемы DD1), а завести его на вход другой микросхемы (DD2) забывает. Ментор Design Capture при наших настройках проекта на это не обращает внимание при компиляции и верификации (Tools -> Verify). Лазил в пунктах, указываемых при верификации, - там этого нет. Есть вариант проверять в PCB (Analysis -> Review Hazards -> Online -> Open Fanouts), но в PCB у нас трудятся трассировщики, а разработчик должен быть уверен в схеме, которую отдает на разводку. Поэтому, вопрос:

 

Возможно ли как-то провести эту проверку в Design Capture, чтобы при компиляции возникали ошибки, как это происходит при неподключенных пинах, например? 

 

Или, может,у кого-то есть идеи, как по-другому с этим бороться? 
 

Заранее спасибо

 

1. Есть

Соответственно отлавливаются не подключённые пины

2. Есть

Соответственно отлавливаются цепи которые должны где-то продолжаться, но не продолжаются.

Правда при этом придется отказаться от идиотизма рисования "змеи-шины" по всем листам схемы и переходить на нормальный режим создания хорошо понятной и читабельной схемы, где легко можно найти продолжение выбранной цепи по соответствующим надписям (ссылкам на номер листа и сектор расположения продолжения цепи).

[Mattakushi 0]

В 22.02.2020 в 15:53, fill сказал:

1. Есть

Соответственно отлавливаются не подключённые пины

2. Есть

Соответственно отлавливаются цепи которые должны где-то продолжаться, но не продолжаются.

Правда при этом придется отказаться от идиотизма рисования "змеи-шины" по всем листам схемы и переходить на нормальный режим создания хорошо понятной и читабельной схемы, где легко можно найти продолжение выбранной цепи по соответствующим надписям (ссылкам на номер листа и сектор расположения продолжения цепи).

 

Спасибо за ответ, но ни первый, ни второй вариант не подходят. Можете сами в этом убедиться. Их уже проверял, разумеется

[fill 2]

В 26.02.2020 в 13:09, Mattakushi сказал:

 

Спасибо за ответ, но ни первый, ни второй вариант не подходят. Можете сами в этом убедиться. Их уже проверял, разумеется

В чем я должен убедится? В том что Вы не можете воспользоваться указанными Вам проверками?

А я могу:

Пин VCC никуда не подключен

Цепь Net_out выходит с листа 1 и никуда не приходит.

Цепь Net_out1 приходит на лист 2, но ни откуда не выходит.

[Mattakushi 0]

Да про это я знаю, писал же, что вопрос в другом. Наверное, стоило сразу на конкретном примере показывать.

В общем, есть шина FPGAшная, в которую, в том числе, входят линии, идущие с ПЛИС на СД разъемы. Так вот, проблема в том, что со Спартана разработчик забыл вывести сигнал SD0_D[1]. Все перечисленные выше и известные мне проверки в Design Capture этот косяк не выявляют.

 

Изменено 28 февраля, 2020 пользователем Mattakushi

[Mattakushi 0]

23 часа назад, fill сказал:

В чем я должен убедится? В том что Вы не можете воспользоваться указанными Вам проверками?

А я могу:

Пин VCC никуда не подключен

Цепь Net_out выходит с листа 1 и никуда не приходит.

Цепь Net_out1 приходит на лист 2, но ни откуда не выходит.

 

Наглядно Вам покажу: 

Создам никуда не подключенный пин (ножка FPGA R3) и никуда не идущий сигнал TEST (ножка FPGA V4). Как и у Вас, ругается: ошибка и предупреждение. А на описанный мной в предыдущем сообщении косяк Ментору пофиг. Надеюсь, получилось понятно объяснить

[PBO 1]

7 minutes ago, Mattakushi said:

 

Наглядно Вам покажу: 

Создам никуда не подключенный пин (ножка FPGA R3) и никуда не идущий сигнал TEST (ножка FPGA V4). Как и у Вас, ругается: ошибка и предупреждение. А на описанный мной в предыдущем сообщении косяк Ментору пофиг. Надеюсь, получилось понятно объяснить

Как я и говорил в вашей версии 2005SP3 проверками такой косяк не отловить к сожалению(

Есть проверка, которая как раз должна это отлавливать, но они игнорирует цепи входящие в шину:

Изменено 28 февраля, 2020 пользователем philipov

[iosifk 3]

В 21.02.2020 в 16:54, Mattakushi сказал:

Или, может,у кого-то есть идеи, как по-другому с этим бороться? 

Вопрос чайника: а у ментора список связи закодирован или доступен для чтения? И если доступен для чтения, то можно ли редактором текста найти название цепи? И это название цепи будет в одном или нескольких местах? 

PS. Когда-то мне удалось во ВьюДро разобраться с кодировкой файлов схем и даже автоматически генерить самые простые из них...

[Mattakushi 0]

1 час назад, philipov сказал:

Как я и говорил в вашей версии 2005SP3 проверками такой косяк не отловить к сожалению(

Есть проверка, которая как раз должна это отлавливать, но они игнорирует цепи входящие в шину:

 

Эх, жаль, но теперь я хотя бы успокоюсь.. Спасибо!