[Flip-fl0p 4]

5 минут назад, zombi сказал:

Вы про то что все AVCC равнозначны???

Цифра!!! Зачем!!!

Я думаю раз в даташите ничего не сказано про это, то ваш путь ведёт на форум Intel/Altera. 

[zombi 0]

На английском тяжело мне...

[Yuri124 1]

Quote

Intel MAX 10 (Single Supply) FPGA

VCCA[1..6] Power Power supply pins for PLL and ADC block. Connect these pins to a 3.0- or 3.3-V power supplies even if the PLL and ADC are not used. These pins must be powered up and powered down at the same time. Connect all VCCA pins together. 

 

Quote

Intel MAX 10 (Dual Supply) FPGA

VCCA[1..4] Power Power supply pins for PLL analog block.Connect these pins to a 2.5 V power supply even if the PLL is not used. These pins must be powered up and powered down at the same time. Connect all VCCA pins together.

VCCD_PLL[1..4] Power Power supply pins for PLL digital block. Connect VCCD_PLL[1..4] pins to 1.2 V power supply even if the PLL is not used. Connect all VCCD_PLL[1..4] pins together.

Взято отсюда.

Таким образом - нельзя на эти пины подавать разное напряжение.

Большое кол-во пинов, вполне вероятно, обусловлено необходимостью уменьшить индуктивность участка шины питания - от платы к схеме на кристалле.

 

Изменено 24 февраля, 2020 пользователем Yuri124

[zombi 0]

5 hours ago, Yuri124 said:

Взято отсюда.

Это то понятно.

Так и планировал все VCCA вместе соединить.

Да и питание у меня одно общее 3.3В.

Но когда увидел что pinplaner и pin-information рисует какие-то цифры ...

Подумал, может можно только на один пин VCCA (именно тот который для PLL) подать питание после LC-фильтра, а остальные A просто к VCC.

Дабы не сильно резать внутр. полигон питания полигоном VCCA.

[zombi 0]

Вот еще такую цитату в Intel® MAX® 10 FPGA Device Family Pin Connection Guidelines нашел :

Quote

• PLL_L_CLKOUTp is referring to PLL_1.

• PLL_R_CLKOUTp is referring to PLL_2.

• PLL_T_CLKOUTp is referring to PLL_3.

• PLL_B_CLKOUTp is referring to PLL_4.

Может VCCA1 (M6) это и есть нога питания того самого единственного PLL в чипе 10M02SCU324 ?

[zombi 0]

Кстати, пины E15 и D15 в pinplanere отмечены как L хотя никакого выхода PLL_L_CLKOUT там нет!

Ох уж загадочный этот MAX10! 

[zombi 0]

А еще такой вопрос:

А чем плохим грозит подключение выхода PLL C0 не на предопределённый (dedicated pin) выход CLKOUT, а на любой обычный I/O?

[Flip-fl0p 4]

22 минуты назад, zombi сказал:

А еще такой вопрос:

А чем плохим грозит подключение выхода PLL C0 не на предопределённый (dedicated pin) выход CLKOUT, а на любой обычный I/O?

Увеличенным джиттером - лучше всего об этом скажет сам квартус.Он выдаёт предупреждение на это

[zombi 0]

А какой максимальный джиттер может быть на CLKOUT и на IO?

Где посмотреть?

В документе Intel® MAX® 10 FPGA Device Datasheet нахожу :

Table.27, и для single supplay Table.28

 

tOUTJITTER_PERIOD_IO - Regular I/O period jitter - FOUT ≥ 100 MHz - 650 ps

 

tOUTJITTER_PERIOD_DEDCLK - Dedicated clock output period jitter - FOUT ≥ 100 MHz - 660 ps

 

Это что-же получается, на dedicated больше чем на обычном IO?

Или я что-то не то смотрю.

 

 

[zombi 0]

Люди добрые, подскажите.

Неужели у MAX10 действительно такой паршивый джиттер >= 650 ps ?

[Yuri124 1]

3 hours ago, zombi said:

Неужели у MAX10 действительно такой паршивый джиттер

 не пробовали загнать проект в квартус и посмотреть отчет:

Quote

You can get an estimate of the PLL deterministic jitter and static phase error (SPE) by using the Timing Analyzer in the Intel Quartus Prime software. Use the SDC command derive_clock_uncertainty to generate a report titled PLLJ_PLLSPE_INFO.txt in your project directory