Nick_K 0 19 февраля, 2020 Опубликовано 19 февраля, 2020 · Жалоба 1 minute ago, blackfin said: Потому как для этого нужно 20*(27+32) = 1180 проводов.. Воу воу воу! Не нужно так много. Мы надеялись поднять встроенный GTP межплисовый с прозрачной адрессацией. Может в процессе разработки вылезет и решение этой самой адрессации, но пока вот только до такого додумались/договорились. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
blackfin 14 19 февраля, 2020 Опубликовано 19 февраля, 2020 · Жалоба 7 minutes ago, Nick_K said: Мы надеялись поднять встроенный GTP межплисовый с прозрачной адрессацией. Ну он же один такой.. Ну, максимум, четыре. А значит внутри PL все равно будет мультиплексор.. Кстати, это противоречит сказанному ранее: 4 hours ago, Nick_K said: 4 штуки это в каком чипе? Zynq'и до 20-го семейства содержат только 2 порта AXI и их всех мы задействовали В 20-х Zynq'ах нету GTP.. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
RobFPGA 27 19 февраля, 2020 Опубликовано 19 февраля, 2020 · Жалоба Приветствую! 4 minutes ago, blackfin said: Внутри PL памяти такого размера нету просто физически. Значит, все 20 слейвов должны стоять снаружи Zynq'а. Но вывести наружу 20 отдельных 27-ми битных шин адреса и 20 отдельных 32-х битных шин данных не даст корпус Zynq'а. Потому как для этого нужно 20*(27+32) = 1180 проводов.. Ну я тут могу на фантазировать несколько вариантов мостов AXI <-> some_serial_interface к внешней периферии Но пусть лучше TC колется Удачи! Rob. P.S. Во! - уже раскололся Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
blackfin 14 19 февраля, 2020 Опубликовано 19 февраля, 2020 · Жалоба 5 minutes ago, RobFPGA said: AXI <-> some_serial_interface к внешней периферии У ТС 20-ый Zynq.. :) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
RobFPGA 27 19 февраля, 2020 Опубликовано 19 февраля, 2020 · Жалоба Приветствую! Just now, blackfin said: У ТС 20-ый Zynq.. :) 20+ мостов AXI4 - UART - AXI4 влезут Удачи! Rob. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
blackfin 14 19 февраля, 2020 Опубликовано 19 февраля, 2020 · Жалоба 14 minutes ago, Nick_K said: Мы надеялись поднять встроенный GTP межплисовый с прозрачной адрессацией. То есть, во второй плисине все-таки есть 20*128 = 2,56 ГБ внутренней памяти??? :) Завидую.. :) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Nick_K 0 19 февраля, 2020 Опубликовано 19 февраля, 2020 · Жалоба 42 minutes ago, blackfin said: У ТС 20-ый Zynq.. :) На самом деле я просто спецификацию и ресурсы смотрел до 20-го чипа. Может разведём на 30-35. А на выходе должно было быть минимум 2 ПЛИСы ещё. Но вот действительно я полез и нет чипов Artix'а, чтобы прям таки 2 ГБ. Кинтексов точно не будет, не говоря уже об Ультраскейлах. UPD К периферийным ПЛИСам думали подключать 1 ГБ DDR, чтобы хранить логи и т.п. Но там должна быть не только вычитка, но и запись. Ну и адрессация более-менее сквозная Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
gosha-z 2 19 февраля, 2020 Опубликовано 19 февраля, 2020 · Жалоба 1. 30 и выше - это Kintex, а не Artix 2. А чем вас chip2chip не устраивает??? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться