mirobest 0 9 февраля, 2020 Опубликовано 9 февраля, 2020 · Жалоба Получил закриптованный модуль и имплементировал его в проект. Логическая смуляция прошла успешно. Но при запуске на чипе модуль то работает то не работает ( контролирую ILA) в зависимости от подключения/отключения внешних модулей. Весь дизайн сделан в одном Clock Domain от AXI Clock (pl_clk0)= 100 МГц, Implementation Strategy : Performance Retiming. Положение модуля на чипе в рисунке. Подскажите плз ( constraints ?) . Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
gosha-z 2 9 февраля, 2020 Опубликовано 9 февраля, 2020 · Жалоба И после имплементации Vivado не сказал Failed timing? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
mirobest 0 9 февраля, 2020 Опубликовано 9 февраля, 2020 · Жалоба Да вроде все нормально Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
mirobest 0 9 февраля, 2020 Опубликовано 9 февраля, 2020 · Жалоба но есть вопрос по данному модулю по check_timing : There are 4 register/latch pins with no clock driven by root clock pin: top_bd_i/ddsreg/U0/reg_ctl/inst/state_reg[0]/Q (HIGH) ...... Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
pavlovconst 2 9 февраля, 2020 Опубликовано 9 февраля, 2020 (изменено) · Жалоба Если я правильно понимаю, отключение внешних модулей - это перекомпиляция? Тогда фиттер может просто сократить за ненадобностью всю логику закриптованного модуля, результаты работы которой нигде не используется. Изменено 9 февраля, 2020 пользователем pavlovconst Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
des00 25 10 февраля, 2020 Опубликовано 10 февраля, 2020 · Жалоба до кучи " Performance Retiming " ретайминг вещь дюже опасная. вроде все просто, но кто его знает. Стараюсь не использовать Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
mirobest 0 10 февраля, 2020 Опубликовано 10 февраля, 2020 · Жалоба закриптованный модуль присутствует. There are 4 register/latch pins with no clock driven by root clock pin: top_bd_i/ddsreg/U0/reg_ctl/inst/state_reg[0]/Q (HIGH) сообщение указывает, что что-то не так с clock, я подключил к модулю, или с чем-то внутри модуля. Внешняя частота - это тактовая частота AXI 100 МГц. Вопрос: должен я constraint это? Согласно описанию модуль требует 2 phase aligned frequencies clk , clk x 2. Но я получил указание от разработчика подключить оба к AXI. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
mirobest 0 10 февраля, 2020 Опубликовано 10 февраля, 2020 · Жалоба Но я получил указание от разработчика подключить оба к AXI clock. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
lexx 0 11 февраля, 2020 Опубликовано 11 февраля, 2020 · Жалоба 18 hours ago, mirobest said: закриптованный модуль присутствует. Присутствует что-то с чем-то, это ни о чем не говорит. Некоторые куски могли и остаться. Разберитесь с no_clock сперва и запросите напрямую по поводу удвоенной частоты, все ошибаются. Как вы задали констрейн на частоту? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
mirobest 0 11 февраля, 2020 Опубликовано 11 февраля, 2020 · Жалоба Модуль раскрыли ну и latch сразу нашелся. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться