Jump to content

    

Симуляция нескольких модулей verilog в одном waveform active-hdl

Подскажите, как запустить на симуляцию несколько модулей verilog в одном waveform в active-hdl? 

Share this post


Link to post
Share on other sites

Пишете ещё один модуль, в котором объединяете ваши модули. Его и симулируете.

Советую STFW на предемет написания тестбенчей.

Share this post


Link to post
Share on other sites
On 12/3/2019 at 4:51 PM, andrew_b said:

Советую STFW на предемет написания тестбенчей.

Правильно я понимаю, что вы советуете FW как универсальный источник знаний?

Share this post


Link to post
Share on other sites
43 минуты назад, MaratZuev сказал:

Правильно я понимаю, что вы советуете FW как универсальный источник знаний?

Ну можете RTFM на бумаге, если FW не нравится. И если найдёте.

FW, конечно, можно игнорировать, но не сто́ит.

Share this post


Link to post
Share on other sites

Create an account or sign in to comment

You need to be a member in order to leave a comment

Create an account

Sign up for a new account in our community. It's easy!

Register a new account

Sign in

Already have an account? Sign in here.

Sign In Now