[MarGor 0]

Подскажите, как запустить на симуляцию несколько модулей verilog в одном waveform в active-hdl? 

[andrew_b 14]

Пишете ещё один модуль, в котором объединяете ваши модули. Его и симулируете.

Советую STFW на предемет написания тестбенчей.

[MaratZuev 0]

On 12/3/2019 at 4:51 PM, andrew_b said:

Советую STFW на предемет написания тестбенчей.

Правильно я понимаю, что вы советуете FW как универсальный источник знаний?

[andrew_b 14]

43 минуты назад, MaratZuev сказал:

Правильно я понимаю, что вы советуете FW как универсальный источник знаний?

Ну можете RTFM на бумаге, если FW не нравится. И если найдёте.

FW, конечно, можно игнорировать, но не сто́ит.

[MarGor 0]

Попро

Цитата

а если в одном файле два модуля? как тогда выполнить симуляцию? Например, главный модуль ( вход тактовая частота, выход счет) , и модуль самого счетчика (тактовая, регистр, и выход счет). Пробовал, однако на выходе ничего не было.  Прикрепил файл, надеюсь на помощь в симуляции.   

В 03.12.2019 в 16:51, andrew_b сказал:

Пишете ещё один модуль, в котором объединяете ваши модули. Его и симулируете.

Советую STFW на предемет написания тестбенчей.

 

 

m_test.v

Использую Stimulators для задания тактовой 

[RobFPGA 27]

Приветствую!

On 12/3/2019 at 2:51 PM, andrew_b said:

Пишете ещё один модуль, в котором объединяете ваши модули. Его и симулируете.

Советую STFW на предемет написания тестбенчей.

Это смотря  для чего нужно и как симить несколько файлов.  Вообще то  можно запустить на симуляцию 2 и более top модулей независимо   В modelsim просто пишем    vsim top_1 top_2 ... top_n. 

Думаю что и в active-hdl  asim  тоже так может. 

Удачи! Rob.