JULIA_TUT 0 25 ноября, 2019 Опубликовано 25 ноября, 2019 · Жалоба Добрый вечер! подскажите мне, начинающему инженеру-програмисту на systemVerilog. начальник дал задание: попробовать реализовать каскадную схему децимирующего, симметричного КИХ фильтра(в англ. литературе что то типа symmetric systolic multiply-accumulate filter). схема по типу той что на картинке, только с использованием предсумматора, чтобы уменьшить кол-во умножилок. это решаемая задача?? не могу даже найти схему. заранее всем спасибки!!! Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
des00 25 26 ноября, 2019 Опубликовано 26 ноября, 2019 · Жалоба 7 hours ago, JULIA_TUT said: не могу даже найти схему. заранее всем спасибки!!! даташит на любую плис, с DSP блоками, с предсуматорами. Таких целых 1,5 вендора есть Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
lexx 0 27 ноября, 2019 Опубликовано 27 ноября, 2019 · Жалоба Начните с понятия FIR фильтр, децимирующий, симметричный, многокаскадный. Любая книга по цифровой обработке. Далее все станет просто. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Amurak 0 8 декабря, 2019 Опубликовано 8 декабря, 2019 · Жалоба Задача решаемая. Но для начинающего инженера-программиста, на мой взгляд, сложновата. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
