yes 5 25 ноября, 2019 Опубликовано 25 ноября, 2019 · Жалоба там генерится файл задержек DDR3Delays_autogenerated.txt, в котором задержки на каждый бит индивидуальные. но, насколько я помню, write leveling в DDR3 работает на байт (по линии младшего бита, если не ошибаюсь) вопрос - какая методология проверки этого пункта? может какие-то опции типа each DQ lane надо запретить или руками эту таблицу поправить? или я вообще не понимаю процедуры и HL все делает и так правильно? --------------------- наверно, можно с этим было бы и разобраться - но так как сталкиваюсь с этим крайне эпизодически - полноценная картина так и не сложилась, вроде кажется, что все понятно, а когда сталкиваешься через пару месяцев снова - опять [глупые] вопросы возникают... Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Aner 1 25 ноября, 2019 Опубликовано 25 ноября, 2019 · Жалоба Не поленитесь почитать снандарт и все будет понятнее. http://mermaja.act.uji.es/docencia/is37/data/DDR3.pdf Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
yes 5 25 ноября, 2019 Опубликовано 25 ноября, 2019 · Жалоба 2 hours ago, Aner said: Не поленитесь почитать снандарт и все будет понятнее. http://mermaja.act.uji.es/docencia/is37/data/DDR3.pdf вроде бы я правильно write leveling понимаю - то есть измеряется сдвиг между DQS (ну и всем байтом соответственно) и CLK - побайтно. вопрос остается - как запускать HL ? ------------------ разобраться в деталях трудно/долго (особенно из стандарта), поэтому спрашиваю - вдруг кому не лень пояснить... например, про адреса из соседней темы, так и не увидел в стандарте про терминаторы задача понять вообще, с рангами, планками и т.д. более сложная и мне сейчас не нужная. пусть тема повисит, может еще кому интересно будет... Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
