[Мур 1]

45 minutes ago, Obam said:

а там настраивается всё...

После ISE поражает возросший сервис и удобство настроек констрейнов в VIVADO. Этот аспект ориентации в среде и хочется освоить для уверенной работы.  Упоминания  мало...

[_4afc_ 24]

13 hours ago, Мур said:

После ISE поражает возросший сервис и удобство настроек констрейнов в VIVADO.

Можно поподробнее?

 

Толку от констрейнов в VIVADO пока не вижу, а в ISE было заметно...

[RobFPGA 27]

Приветствую.

1 minute ago, _4afc_ said:

Толку от констрейнов в VIVADO пока не вижу, а в ISE было заметно...

  Это как?  Используете их без толку? 

Удачи! Rob.

[Мур 1]

43 minutes ago, _4afc_ said:

Толку от констрейнов в VIVADO пока не вижу, а в ISE было заметно...

Хотя бы посмотрите   https://www.youtube.com/watch?v=KoC9hEckJdk

Для Virtex, которые работают на 1.0 ГГц даже не подходи!...

Ваши дизайны будут хороши на симуляции, но они НЕ СОСТОЯТЕЛЬНЫ на стыке доменов и другого способа нормализовать работу еще не придумали.

 

[_4afc_ 24]

55 minutes ago, RobFPGA said:

  Это как?  Используете их без толку? 

В ISE было достаточно прописать на входной клок. И было понятно прошло или нет.

 

В Vivado вдруг надо задавать input/output delay хотя нет ни одной борды с ними.

задавать клоки относительно данных на шине...

 

Сыплется куча варнингов по времянке - но важны они или нет - хз...

 

Есть вообще хоть один открытый проект где в xdc не только прописаны контакты, но и куча времянок прибита гвоздями?

[RobFPGA 27]

Приветствую!

4 minutes ago, _4afc_ said:

В ISE было достаточно прописать на входной клок. И было понятно прошло или нет.

Для проектов типа мигания светодиодом может и достаточно было.  А для всего остального портянки ucf с TIMEGRP,  TIMESPEC, ... OFFSET = IN   ... OFFSET = OUT.  И почти все ручками, без всякого reuse.  

8 minutes ago, _4afc_ said:

В Vivado вдруг надо задавать input/output delay хотя нет ни одной борды с ними.

Вот так вот и вдруг?. Ну если вам не нужны то не задавайте. Или warning раздражает? Так справедливо же ворчит - вдруг вы забыли что. Да и в ISE тоже ворчало вроде если не заданы input|output delay - но уже точно не помню.   

11 minutes ago, _4afc_ said:

Сыплется куча варнингов по времянке - но важны они или нет - хз...

А при чем тут Vivado?  Как раз XilinxЗнает  что может быть они важны.  А вы?  

Зато +++  в Vivado

- иерархия constarint файлов,  привязка сonstarint к модулям. 

- возможность полноценного!!! TCL в constarint с хорошим API к потрохам дизайна. 

- возможность  изменения constarint  в процессе/после P&R без необходимости начинать все с начала. 

Одно это уже делает  удобство применение constarint в Vivado несравнимым с ISE.

Удачи! Rob.

[sonycman 0]

16 minutes ago, RobFPGA said:

- возможность  изменения constarint  в процессе/после P&R без необходимости начинать все с начала. 

Так после этого все равно же заново прогонять P&R надо? 

[RobFPGA 27]

Приветствую!

28 minutes ago, sonycman said:

Так после этого все равно же заново прогонять P&R надо?

Смотря что в constraint менять. Можно обойтись только частичной P&R. Или просто правкой готового нетлиста.  

Удачи! Rob.

[Мур 1]

23 hours ago, mantech said:

.... в ссыльных краях, такого нет вообще...

 

Есть в интернете на 82МБ   Гольцова В. Английский язык для пользователей ПК и программистов. Самоучитель (2002).  Нормальная книга на 480 стр...