Jump to content

    

Вывод на временную диаграмму сигнала, отсутствующего в HDL - описании проекта Vivado

Встроенный симулятор Vivado легко позволяет вывести в окно моделирования сигналы из HDL - описания post-imlementation проекта.

Но вот проблема: сигнал clock можно отобразить как выход внутреннего усилителя и как сигнал входного pin'а.

Задержка распространения clock'а от выхода буферного усилителя до входов многочисленных триггеров проекта велика и несколько отличается для разных триггеров.

Можно ли вывести на временную диаграмму сигналы тактовой частоты на входах самих триггеров?

Share this post


Link to post
Share on other sites
2 часа назад, Dmitry_B сказал:

Можно ли вывести на временную диаграмму сигналы тактовой частоты на входах самих триггеров?

И Вы что, тысячи триггеров вручную готовы "просмотреть" даже при том, что компилятор "пообещал" Вам, что все цепи развел правильно?

И откуда вот это утверждение: "Задержка распространения clock'а от выхода буферного усилителя до входов многочисленных триггеров проекта велика"?? Насколько велика и насколько отличается? 

И кстати, какова тактовая частота проекта? 

Share this post


Link to post
Share on other sites
Just now, iosifk said:

И Вы что, тысячи триггеров вручную готовы "просмотреть" даже при том, что компилятор "пообещал" Вам, что все цепи развел правильно?

И откуда вот это утверждение: "Задержка распространения clock'а от выхода буферного усилителя до входов многочисленных триггеров проекта велика"?? Насколько велика и насколько отличается? 

И кстати, какова тактовая частота проекта? 

Вы обсуждаете мои мотивы? Извольте: мне это интересно.

Утверждение из отчета Timing analiser. Задержка около 3 нс от входного контакта. Отличие - десятки пикосекунд. Частота для пробы 250 МГц.

Edited by Dmitry_B

Share this post


Link to post
Share on other sites
54 минуты назад, Dmitry_B сказал:

Утверждение из отчета Timing analiser. Задержка около 3 нс от входного контакта. Отличие - десятки пикосекунд. Частота для пробы 250 МГц.

Задержка от входа влияет только на обработку входных сигналов. А разбег между триггерами гарантируется компилятором и фиттером, который раскладывает проект по кристаллу.

И что на вход действительно подается 250 МГц? Вместе с данными или отдельно? 

Share this post


Link to post
Share on other sites

Так для того, что бы увидеть сигнал, его ведь надо чем то простробировать. Если Вы смотрите сигнал данных, то его значения берутся в момент фронта тактового сигнала(тс). А чем Вы сам тактовый сигнал собираетесь стобировать? Если самим собой, то наверно ничего интересного Вы не увидите... Ну разве что постоянный уровень.

Share this post


Link to post
Share on other sites

Приветствую!

5 hours ago, Dmitry_B said:

Можно ли вывести на временную диаграмму сигналы тактовой частоты на входах самих триггеров?

Если сами триггера (равно как и другие примитивы) видны в списке нетлиста то  без проблем - добавляете это триггер на wave  и будете смотреть сигналы присутствующие непосредственно на пинах этого триггера. 

Удачи! Rob. 

Share this post


Link to post
Share on other sites
5 hours ago, iosifk said:

Задержка от входа влияет только на обработку входных сигналов. А разбег между триггерами гарантируется компилятором и фиттером, который раскладывает проект по кристаллу.

И что на вход действительно подается 250 МГц? Вместе с данными или отдельно? 

Данные с частотой 250 МГц на вход не подаются. Это всего лишь упражнение на освоение Vivado и Xilinx.

3 hours ago, RobFPGA said:

Приветствую!

Если сами триггера (равно как и другие примитивы) видны в списке нетлиста то  без проблем - добавляете это триггер на wave  и будете смотреть сигналы присутствующие непосредственно на пинах этого триггера. 

Удачи! Rob. 

Вот и я на это надеялся. Но в текстовом описании на Verilog'е, при выделении имени нужного триггера (примитив FDCE) и нажатии правой кнопки мыши, меню "добавить в wave" неактивно. Мне удается добавлять только имена входных сигналов триггера. Имя входного сигнала на входе С - выходной сигнал буфера clock, и это не слишком интересно.

Share this post


Link to post
Share on other sites

Приветствую!

7 hours ago, Dmitry_B said:

Вот и я на это надеялся. Но в текстовом описании на Verilog'е, при выделении имени нужного триггера (примитив FDCE) и нажатии правой кнопки мыши, меню "добавить в wave" неактивно. Мне удается добавлять только имена входных сигналов триггера. Имя входного сигнала на входе С - выходной сигнал буфера clock, и это не слишком интересно.

А теперь понятно :biggrin: У вас оптимизация включена по умолчанию   Поставьте  xsim elaborate  debug_level  в all и будете видеть все потроха.  

Удачи! Rob.

Share this post


Link to post
Share on other sites
On 10/26/2019 at 3:26 PM, RobFPGA said:

Приветствую!

А теперь понятно :biggrin: У вас оптимизация включена по умолчанию   Поставьте  xsim elaborate  debug_level  в all и будете видеть все потроха.  

Удачи! Rob.

Точно.

Большое спасибо за помощь.

Share this post


Link to post
Share on other sites

Create an account or sign in to comment

You need to be a member in order to leave a comment

Create an account

Sign up for a new account in our community. It's easy!

Register a new account

Sign in

Already have an account? Sign in here.

Sign In Now
Sign in to follow this