Dmitry_B 0 25 октября, 2019 Опубликовано 25 октября, 2019 · Жалоба Встроенный симулятор Vivado легко позволяет вывести в окно моделирования сигналы из HDL - описания post-imlementation проекта. Но вот проблема: сигнал clock можно отобразить как выход внутреннего усилителя и как сигнал входного pin'а. Задержка распространения clock'а от выхода буферного усилителя до входов многочисленных триггеров проекта велика и несколько отличается для разных триггеров. Можно ли вывести на временную диаграмму сигналы тактовой частоты на входах самих триггеров? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
iosifk 3 25 октября, 2019 Опубликовано 25 октября, 2019 · Жалоба 2 часа назад, Dmitry_B сказал: Можно ли вывести на временную диаграмму сигналы тактовой частоты на входах самих триггеров? И Вы что, тысячи триггеров вручную готовы "просмотреть" даже при том, что компилятор "пообещал" Вам, что все цепи развел правильно? И откуда вот это утверждение: "Задержка распространения clock'а от выхода буферного усилителя до входов многочисленных триггеров проекта велика"?? Насколько велика и насколько отличается? И кстати, какова тактовая частота проекта? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Dmitry_B 0 25 октября, 2019 Опубликовано 25 октября, 2019 (изменено) · Жалоба Just now, iosifk said: И Вы что, тысячи триггеров вручную готовы "просмотреть" даже при том, что компилятор "пообещал" Вам, что все цепи развел правильно? И откуда вот это утверждение: "Задержка распространения clock'а от выхода буферного усилителя до входов многочисленных триггеров проекта велика"?? Насколько велика и насколько отличается? И кстати, какова тактовая частота проекта? Вы обсуждаете мои мотивы? Извольте: мне это интересно. Утверждение из отчета Timing analiser. Задержка около 3 нс от входного контакта. Отличие - десятки пикосекунд. Частота для пробы 250 МГц. Изменено 25 октября, 2019 пользователем Dmitry_B Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
iosifk 3 25 октября, 2019 Опубликовано 25 октября, 2019 · Жалоба 54 минуты назад, Dmitry_B сказал: Утверждение из отчета Timing analiser. Задержка около 3 нс от входного контакта. Отличие - десятки пикосекунд. Частота для пробы 250 МГц. Задержка от входа влияет только на обработку входных сигналов. А разбег между триггерами гарантируется компилятором и фиттером, который раскладывает проект по кристаллу. И что на вход действительно подается 250 МГц? Вместе с данными или отдельно? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Грендайзер 0 25 октября, 2019 Опубликовано 25 октября, 2019 · Жалоба Так для того, что бы увидеть сигнал, его ведь надо чем то простробировать. Если Вы смотрите сигнал данных, то его значения берутся в момент фронта тактового сигнала(тс). А чем Вы сам тактовый сигнал собираетесь стобировать? Если самим собой, то наверно ничего интересного Вы не увидите... Ну разве что постоянный уровень. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
RobFPGA 27 25 октября, 2019 Опубликовано 25 октября, 2019 · Жалоба Приветствую! 5 hours ago, Dmitry_B said: Можно ли вывести на временную диаграмму сигналы тактовой частоты на входах самих триггеров? Если сами триггера (равно как и другие примитивы) видны в списке нетлиста то без проблем - добавляете это триггер на wave и будете смотреть сигналы присутствующие непосредственно на пинах этого триггера. Удачи! Rob. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Dmitry_B 0 26 октября, 2019 Опубликовано 26 октября, 2019 · Жалоба 5 hours ago, iosifk said: Задержка от входа влияет только на обработку входных сигналов. А разбег между триггерами гарантируется компилятором и фиттером, который раскладывает проект по кристаллу. И что на вход действительно подается 250 МГц? Вместе с данными или отдельно? Данные с частотой 250 МГц на вход не подаются. Это всего лишь упражнение на освоение Vivado и Xilinx. 3 hours ago, RobFPGA said: Приветствую! Если сами триггера (равно как и другие примитивы) видны в списке нетлиста то без проблем - добавляете это триггер на wave и будете смотреть сигналы присутствующие непосредственно на пинах этого триггера. Удачи! Rob. Вот и я на это надеялся. Но в текстовом описании на Verilog'е, при выделении имени нужного триггера (примитив FDCE) и нажатии правой кнопки мыши, меню "добавить в wave" неактивно. Мне удается добавлять только имена входных сигналов триггера. Имя входного сигнала на входе С - выходной сигнал буфера clock, и это не слишком интересно. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
RobFPGA 27 26 октября, 2019 Опубликовано 26 октября, 2019 · Жалоба Приветствую! 7 hours ago, Dmitry_B said: Вот и я на это надеялся. Но в текстовом описании на Verilog'е, при выделении имени нужного триггера (примитив FDCE) и нажатии правой кнопки мыши, меню "добавить в wave" неактивно. Мне удается добавлять только имена входных сигналов триггера. Имя входного сигнала на входе С - выходной сигнал буфера clock, и это не слишком интересно. А теперь понятно У вас оптимизация включена по умолчанию Поставьте xsim elaborate debug_level в all и будете видеть все потроха. Удачи! Rob. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Dmitry_B 0 28 октября, 2019 Опубликовано 28 октября, 2019 · Жалоба On 10/26/2019 at 3:26 PM, RobFPGA said: Приветствую! А теперь понятно У вас оптимизация включена по умолчанию Поставьте xsim elaborate debug_level в all и будете видеть все потроха. Удачи! Rob. Точно. Большое спасибо за помощь. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
