Jump to content

    

Quartus 18.1 *_QIC_DANGLING_PORT

Приветствую!

Имею в  qsys несколько модулей который  имеют между собой связи различные (и иногда не совсем упорядоченные).   Типа из модуля A  выходит шина  и попадает в модуль B, только вот не все сигналы из этой шины в B используются.  Предполагалось что  умный Qu  увидев эту безалаберность уберет  ненужное.  А нет,  с какого-то перепугу  в модуле B  он цепляет на неиспользованные  линии заглушки  типа LOGIC_CELL_COMB   добавляя к названию линии *_QIC_DANGLING_PORT0.  Цепляет жестко - так что остаются эти заглушки даже после P&R.   И да -  в дизайне  используются design partiton и модули A и B  в разных  partiton. Пока не нашел  чем это лечить - какой опцией  можно сие поправить. Может кто знает?

Успехов! Rob. 

Share this post


Link to post
Share on other sites

RobFPGA, Есть вот такие настройки оптимизации. Указываются независимо для каждой design partiton 

2019-10-20 01 52 03.png

Share this post


Link to post
Share on other sites

Приветствую!

53 minutes ago, pavlovconst said:

... Есть вот такие настройки оптимизации. Указываются независимо для каждой design partiton 

Спасибо!  Но увы - попробовав их  ни какого эффекта не увидел. :cray:Что уже странно. 

Удачи! Rob.
 

Share this post


Link to post
Share on other sites

Конечно я пальцем в небо может ткну (тем более давать совет Вам...) Но может поможет прописать в дерективы нужные подключения? Кажется от Вас эта ссылка и приехала:

https://www.csee.umbc.edu/portal/help/VHDL/verilog/compiler.html

А вообще, насколько я понимаю, то при использивании партишинов, происходят очень "дикие" relations. Особенно когда объявляется black box. Вот оно и вылазит через... вылазит вобщем :pardon:

Share this post


Link to post
Share on other sites

Приветствую!

29 minutes ago, Nick_K said:

... Но может поможет прописать в директивы нужные подключения? ...

Увы это тут никак не поможет - нюанс в том что это qsys модули и сделаны они относительно универсально. И какие сигналы будут использоваться зависит от параметров самих модулей куда шина попадает.  

Удачи! Rob.

Share this post


Link to post
Share on other sites
11 часов назад, RobFPGA сказал:

какие сигналы будут использоваться зависит от параметров самих модулей куда шина попадает. 

А если помощью tcl подключать/отключать ненужное через параметры?

Share this post


Link to post
Share on other sites

Приветствую!
 

5 minutes ago, wolfman said:

А если помощью tcl подключать/отключать ненужное через параметры?

Можно конечно и так попробовать, но не всегда это возможно - например  как передавать требуемую ширину шины из slave модуля B  в модуль  мастер A?

А вообще дичь какая-то - опции оптимизации для partition есть, но толку от них нет. Какой-то анти-суслик получается. :scratch_one-s_head:

Удачи! Rob.

Share this post


Link to post
Share on other sites
7 hours ago, RobFPGA said:

А вообще дичь какая-то - опции оптимизации для partition есть, но толку от них нет. Какой-то анти-суслик получается. :scratch_one-s_head:

Да ква удругчает последнее время, вчера 4 часа потратил на выяснение откуда в блоке на 4к лишних 1к регистров, при Timing Driven Synthesis и констрейнах мультицкла. Оказалось, что если TDS встречает мультицикл, то перестает оптимизировать регистры, даже если они зашарены с другими(ну т.е. один источник шел на два регистра). Отключение TDS или комменатрий констрейна, приводил к адекватному варианту и 1к регистро редуцировался)

Share this post


Link to post
Share on other sites

Create an account or sign in to comment

You need to be a member in order to leave a comment

Create an account

Sign up for a new account in our community. It's easy!

Register a new account

Sign in

Already have an account? Sign in here.

Sign In Now