[Losik 1]

MPW у TSMC 28nm logic ~65k$ за 100 чипов размером до 6mm2

кроме того в 28nm все можно сделать на 0.9V а не на 1.8V, что значительно снизит потребляемую мощность микросхемы.

я вижу 3 варианта для физики:

1)дифференциальные высокоскоростные драйвера CML  и маленькое кол-во линий (в 130nm 10Gbps на cml драйвере сделать можно) и 20mA на драйвер (передача данных без сигнала опорной частоты)

2)дифференциальные высокоскоростные драйвера LVDS и среднее кол-во линий (1.2Gbps) и 4mA на драйвер (передача данных без или с сигналом опорной частоты)

3)много синг-энд низкоскоростных драйверов в стандарте HSTL/SSTL (500Mbps) и 4mA на драйвер (передача данных с сигналом опорной частоты)

исходя из вашего потока данных определяете кол-во линий(они скорее всего и определят площадь кристалла :-) и суммарное потребление интерфейсом(как я понимаю он будет потреблять больше других блоков).

по поводу протокола передачи данных, делаете полностью кастом или что-то стандартное. Тут вопрос, будет ли это кто-то кроме вас употреблять)

 

1 hour ago, Quantum1 said:

Я кстати не совсем понял, в таблице вы подчеркнули числа 32, 44 это количество трансиверов на кристалл? т.е гипотетически в него можно загнать 16 * 44 Гб/с?

 

 

да, это кол-во высокоскоростных приемо-передатчиков 

[Flood 12]

6 часов назад, RobFPGA сказал:

 У Ultascale до 60 портов c 16Gbit. Останется еще чтобы результаты обработки вывести дальше. У Intel(Altera) есть чипы с 60  портами на 28Gbit , ... (сейчас слюной захлебнусь ) .

Ultrascale plus - 120 (128) x 32GBit трансиверов запихано в корпусе A2577 :)

7 часов назад, Quantum1 сказал:

 

к сожалению по бюджету мы точно не потянем 28нм) 130-180нм это потолок.  ну 90нм это если только повезет.

Потребление конечно поменьше бы. т.к. сверху радиатор не поставишь. А как с местом под микросхемой будет пока не ясно.

Какой способ бы ни выбрали, греться передатчик потока в 60 Гбайт/сек будет яростно. Наверное, самым экономичным вариантом были бы 20 x 25Gbit или 16 x 32Gbit, но технология потребуется даже не 28nm, а еще тоньше.

Из реально доступного, наверное, стоит посмотреть в сторону нескольких сотен DDR HSTL линий + нужное число клоков и стробов?

[baumanets 12]

В России IP-блоков таких точно нет.

Ищите на https://www.design-reuse.com/  видеокодеки.

Заодно увидите на каких фабах делают.

Если вы думаете запуститься на "Микроне" или "Ангстреме", то опытную партию лучше там не делать.

Когда будет серия - для диверсификации поставщиков и торга - можно.

Бюджет должен быть на 3 запуска чипа.

Даже у Роберта Видлара не всегда получался чип с первого раза.

Еще вы забыли про шумы на матрице. Последние разряды из-за тепловвых эффектов в вашем супер-разрешающем приборе будут ограничены шумами матрицы.

А если охлаждать матрицу жидким азотом, то чип надо делать с возможностью разгона на минусе, правда на 28 нм, насколько мне известно от преподавателей МИЭТа и моделирования в Synopsys,

прироста производительности в таймингах не наблюдается. Т.к. эффекты идут не тепловые, а квантовые.

 

 

[lexx 0]

14 hours ago, Quantum1 said:

Мы думаем над частичной обработкой уже в ROIC,  НО одно нас очень сильно останавливает  — если вдруг потребуется внести коррективы в алгоритм обработки(в том числе по ходу жизни прибора), это все труба — на новую ревизию средств уже не будет.

Всегда можно сделать это отключаемым. Как normal и bypass mode. Если расскажете что за тип, разрядность и размер данных,я думаю у кого-то будет больше идей. Возможно чем-то из данных можно пожертвовать, и опять же, сделать режим с полной и уменьшению разрядностью.

5 hours ago, baumanets said:

Ищите на https://www.design-reuse.com/  видеокодеки

Не надо кодеки, это на самом деле сложно. Нужен процессор, очень много верификации и 28 нм для 1080p 30fps это самый минимум.

Что-то простое, еще проще.

Изменено 5 октября, 2019 пользователем lexx

[Doka 1]

On 10/3/2019 at 2:27 PM, Quantum1 said:

Есть некая специальная матрица (разрабатывается другой организацией), с которой снимается и обрабатывается сигнал, матрица с помощью flip-chip крепиться к микросхеме. Это микросхема(по сути ROIC но с оцифровкой) переводит сигнал в цифру и отправляет на ПЛИС. Пока мы в общем компануем систему, постепенно находя понимание как должна выглядить ROIC. И будем ли мы ее сами проектировать или заказывать разработку.

 

On 10/3/2019 at 2:27 PM, Quantum1 said:

благо алгоритм обработки по оценкам будет не сложен. Не очень понятно как это все в ПЛИС загонять, т.е. через интерфейс/шину

вылив воду из чайника, сведем задачу к классу решенных

 

какие факты видны невооруженным взглядом:

1. архитектура системы (ASIC + FPGA) полностью определяется вами (вашей организацией) как и микроархитектура проектов в ASIC / FPGA
2. алгоритм внутри FPGA - "несложный"
3. нигде не упомянуто, что на выходе FPGA сложности вывода битстрима (т.е. там требований к высокому битрейту предположительно нет)

предлагаю рассмотреть полное или частичное (достаточное для снижения битрейта) размещение логики обработки внутри ASIC, а для всех будущих ревизий и модификаций алгоритма предусмотреть режим bypass, предложенный уважаемым lexx

[RobFPGA 27]

Приветствую!

6 hours ago, Doka said:

предлагаю рассмотреть полное или частичное (достаточное для снижения битрейта) размещение логики обработки внутри ASIC, а для всех будущих ревизий и модификаций алгоритма предусмотреть режим bypass, предложенный уважаемым lexx

Мне кажется что второе немного противоречить первому. Потому как для bypass надо закладывать полный bandwidth для выхода. А зачем тогда встроенная обработка? 

Удачи! Rob.

[Quantum1 1]

Большое спасибо за активное участие! Постепенно отвечу всем))

On 10/4/2019 at 3:53 PM, Losik said:

MPW у TSMC 28nm logic ~65k$ за 100 чипов размером до 6mm2

кроме того в 28nm все можно сделать на 0.9V а не на 1.8V, что значительно снизит потребляемую мощность микросхемы.

я вижу 3 варианта для физики:

1)дифференциальные высокоскоростные драйвера CML  и маленькое кол-во линий (в 130nm 10Gbps на cml драйвере сделать можно) и 20mA на драйвер (передача данных без сигнала опорной частоты)

2)дифференциальные высокоскоростные драйвера LVDS и среднее кол-во линий (1.2Gbps) и 4mA на драйвер (передача данных без или с сигналом опорной частоты)

3)много синг-энд низкоскоростных драйверов в стандарте HSTL/SSTL (500Mbps) и 4mA на драйвер (передача данных с сигналом опорной частоты)

исходя из вашего потока данных определяете кол-во линий(они скорее всего и определят площадь кристалла :-) и суммарное потребление интерфейсом(как я понимаю он будет потреблять больше других блоков).

по поводу протокола передачи данных, делаете полностью кастом или что-то стандартное. Тут вопрос, будет ли это кто-то кроме вас употреблять)

 

да, это кол-во высокоскоростных приемо-передатчиков 

 

Мы планируем бюджет на три запуска по 180нм, а это как раз выходит около 100к$ в два три раза дороже не потянем, кристалл будет большим около 35мм. кв. Самый экономичный по потреблению по вашему выходит 10G линии, на 180нм удасться реализовать?

[lexx 0]

1 hour ago, RobFPGA said:

Потому как для bypass надо закладывать полный bandwidth для выхода. А зачем тогда встроенная обработка? 

Разговор шёл про pre-processing на стороне ASIC как основной сценарий, автор упомянул, что роль алгоримов обработки на FPGA довольно мала.

[Quantum1 1]

18 hours ago, baumanets said:

В России IP-блоков таких точно нет.

Ищите на https://www.design-reuse.com/  видеокодеки.

Заодно увидите на каких фабах делают.

Если вы думаете запуститься на "Микроне" или "Ангстреме", то опытную партию лучше там не делать.

Когда будет серия - для диверсификации поставщиков и торга - можно.

Бюджет должен быть на 3 запуска чипа.

Даже у Роберта Видлара не всегда получался чип с первого раза.

Еще вы забыли про шумы на матрице. Последние разряды из-за тепловвых эффектов в вашем супер-разрешающем приборе будут ограничены шумами матрицы.

А если охлаждать матрицу жидким азотом, то чип надо делать с возможностью разгона на минусе, правда на 28 нм, насколько мне известно от преподавателей МИЭТа и моделирования в Synopsys,

прироста производительности в таймингах не наблюдается. Т.к. эффекты идут не тепловые, а квантовые.

 

 

Если встроемся в какую-нибудь гос. программу тогда может и микрон с ангстремом будет)) пока рассчитываем только на иностранные заводы. Про шумы в матрице никто не забыл, просто это к теме отношения не имеет поэтому ничего об этом не писал.

Отвод тепла сейчас планируем, около 2-3Вт думаю отвести сможем. Если что добавим активное охлаждение. До криогена добираться пока не планируем.

 

Изменено 5 октября, 2019 пользователем Quantum1

[Quantum1 1]

42 minutes ago, lexx said:

Разговор шёл про pre-processing на стороне ASIC как основной сценарий, автор упомянул, что роль алгоримов обработки на FPGA довольно мала.

Нет роль как раз основная. я писал, что сами алгоритмы простые, не ресурсно-затратные, в том смысле что нам не нужно будет каждый пиксель каким-либо извращённым Фурье обрабатывать, а хватит чего-то сверточного, к примеру. Какой конкретный алгоритм применим, пока ещё в процессе решения. Будем подгонять под ресурсы fpga, а fpga под алгоритм, короче последовательное рекурсивноеприближение))

2 hours ago, RobFPGA said:

Приветствую!

Мне кажется что второе немного противоречить первому. Потому как для bypass надо закладывать полный bandwidth для выхода. А зачем тогда встроенная обработка? 

Удачи! Rob.

Того же мнения

8 hours ago, Doka said:

 

1. нигде не упомянуто, что на выходе FPGA сложности вывода битстрима (т.е. там требований к высокому битрейту предположительно нет)

 

Вы совершенно правы, из fpga, поток данных в 100-1000 меньше.

[Losik 1]

1 hour ago, Quantum1 said:

Большое спасибо за активное участие! Постепенно отвечу всем))

 

Мы планируем бюджет на три запуска по 180нм, а это как раз выходит около 100к$ в два три раза дороже не потянем, кристалл будет большим около 35мм. кв. Самый экономичный по потреблению по вашему выходит 10G линии, на 180нм удасться реализовать?

Статьи про 10Gbps передатчики в 180-130нм есть, но это больше похоже на вызов))) не сомневаюсь что отдельный передатчик сделать можно, но не 40-50 штук. Я бы не рассчитывал что вы получите в этих технологиях больше 3.125Gbps на линию. Судя по публикациям реальный порог для 10Gbps где-то 65-90nm в стандартных CMOS процессах.

 

[blackfin 14]

1 hour ago, Quantum1 said:

Про шумы в матрице никто не забыл, просто это к теме отношения не имеет поэтому ничего об этом не писал.

Как это не имеет отношения?

Посчитайте суммарные броски тока по питанию в случае, если будете использовать интерфейсы HSTL/SSTL (1200 Mbps) и при выходном токе 4 ma на каждый пин.

У вас суммарный ток по шине питания может прыгать от нуля (если на всех 400-х выходах одновременно появится логический нуль), до 1.6 Ампера (если на всех 400-х выходах вдруг одновременно появится логическая единица).

И все эти броски тока по шине питания могут идти с частотами от нуля до 600 МГц.

Потому и используют LVDS в оптических сенсорах, что LVDS не приводит к диким броскам тока по шине питания сенсора.

Ну и в конечном счете, все эти импульсы тока по питанию в разы увеличат шумы вашей матрицы.

[Quantum1 1]

51 minutes ago, blackfin said:

Как это не имеет отношения?

Посчитайте суммарные броски тока по питанию в случае, если будете использовать интерфейсы HSTL/SSTL (1200 Mbps) и при выходном токе 4 ma на каждый пин.

У вас суммарный ток по шине питания может прыгать от нуля (если на всех 400-х выходах одновременно появится логический нуль), до 1.6 Ампера (если на всех 400-х выходах вдруг одновременно появится логическая единица).

И все эти броски тока по шине питания могут идти с частотами от нуля до 600 МГц.

Потому и используют LVDS в оптических сенсорах, что LVDS не приводит к диким броскам тока по шине питания сенсора.

Ну и в конечном счете, все эти импульсы тока по питанию в разы увеличат шумы вашей матрицы.

 

Это все понятно, вы все верно говорите. Просто пока до помех рахзговор еще не дошел)) можно конечно очень хорошо разделить грязное и чистое питание, но это тот еще геморрой, и влиянии эми  вероятно будет очень значительно, а с ним сделать что то наверное не удасться)

Изменено 5 октября, 2019 пользователем Quantum1

[Quantum1 1]

Тут кстати зашел разговор, о криогене... допустим охлаждаем мы кристалл до 80К, а кристалл заказан по стандартным тех. процессам фабрики, т.е. для буржуев это максимум -55С работа/хранение. Где гарантия что допустим при -150С внутренние напряжения его не повредит? Или есть специальные техпроцессы для низких температур?

[Avex 1]

14 hours ago, Quantum1 said:

Где гарантия что допустим при -150С внутренние напряжения его не повредит? Или есть специальные техпроцессы для низких температур?

Гарантий никаких, фабрика гарантирует работу только в своем диапазоне, причем перед запуском заставляет подписать кучу бумаг о проведении соотв. проверок в тулах. Выходите за диапазон - лишаетесь гарантий фабрики, безусловно, даже обсуждать никто это не будет.

В теории на глубоком минусе происходит эффект вымораживания примесей в п/п - все эти легирования для снижения/повышения порога перестают работать (погуглите, это есть в учебниках по физике п/п). И как будет работать кремний, Вы узнаете только по факту, получив микросхемы на руки, поскольку даже модели транзисторов не охватывают диапазон шире гарантированного фабрикой. Т.е. и спайс моделировать бесполезно, какие бы точные модели транзисторов не были предоставлены фабрикой - в них просто не будет коэффициентов для нужных Вам температур. Думаю, можно предположить, что логика на криогене работать будет, особенно если заложить огромный запас по Холд при проектировании, а вот работа памяти остается под большим вопросом (из-за роста утечек возникнут проблемы с записью, а потом и с хранением информации).

Я бы сказал, что на криогене нужно асинхронную логику использовать (при желании сразу куча американских статей гуглится). Но от проблем с использованием памяти это не избавит - память одна и та же, что в синхронной что в асинхронной архитектуре используется. Ячейка статической памяти - это ведь прежде всего аналоговая схема, а значит очень чувствительна к вариациям параметров среды.