[excly 0]

Доброго времени суток. Пытаюсь разобраться с обконстрейниванием входных портов. Дано: На вход приходят данные и клок. Но восходящий фронт клока стоит не ровно посередине данных. Нужно пододвинуть фронт клока на середину данных. Подскажите, пожалуйста, как это сделать и можно ли потом будет проверить SignalTap'ом результат. Картинка внизу показывает, что именно я хочу получить

Edited October 1, 2019 by excly

[ViKo 0]

Исходя из какого документа вы задали "так надо"? Часто setup и hold времена сильно отличаются.

[andrew_b 0]

26 минут назад, excly сказал:

Доброго времени суток.

Что это за несуразная фраза?

26 минут назад, excly сказал:

На вход приходят данные и клок. Но восходящий фронт клока стоит не ровно посередине данных. Нужно пододвинуть фронт клока на середину данных. Подскажите, пожалуйста, как это сделать

Ничего двигать не надо. Вам нужно описать задержку на входе так как она есть. Дальше с этим будет разбираться Квартус. Вот если у него с этим возникнут трудности, вот тогда да, надо будет что-то делать.

Рискну предположить, что частота у вас небольшая, поэтому проблем не будет.

26 минут назад, excly сказал:

можно ли потом будет проверить SignalTap'ом результат

Проверить что? Расположение фронта относительно данных? ST -- это логические анализатор, а не оcциллограф. Вы можете только увидеть, правильные ли данные он защёлкивает.

[Nick_K 0]

Тут видно разговор о том, что или CPOL нужно поменять или CPHA. Тут основной вопрос вход и выход куда? Если всё внутри ПЛИС, тогда нужно сформировать синхронный внутренный клок с частотой в 2 раза большей чем входящий клок и вставить один триггер промежуточный в линиию  CLK. Если разговор про входные данные в ПЛИС и выход из него же, то тут всё сложнее. Входные данне будут приняты относительно просто, но придётся формировать выходной поток и синхронизировать его с внешним (если несущая частота и входной клок близки) или просто сформировать выходной поток на нужной частоте с нужной полярностью.

[excly 0]

4 minutes ago, andrew_b said:

Что это за несуразная фраза?

Ничего двигать не надо. Вам нужно описать задержку на входе так как она есть. Дальше с этим будет разбираться Квартус. Вот если у него с этим возникнут трудности, вот тогда да, надо будет что-то делать.

Рискну предположить, что частота у вас небольшая, поэтому проблем не будет.

Проверить что? Расположение фронта относительно данных? ST -- это логические анализатор, а не оcциллограф. Вы можете только увидеть, правильные ли данные он защёлкивает.

Своё мнение по поводу моих выражений(хоть и косноязычных), которые к сути вопроса не относятся, пожалуйста оставьте при себе. 
 

Видимо я неправильно понял смысл указания входных задержек. Я думал, что set_input(output)_delay создаю задержку, а не указывают ее. Спасибо, что все мне проясняли.

[KeisN13 0]

1 hour ago, excly said:

Своё мнение по поводу моих выражений(хоть и косноязычных), которые к сути вопроса не относятся, пожалуйста оставьте при себе. 
 

Видимо я неправильно понял смысл указания входных задержек. Я думал, что set_input(output)_delay создаю задержку, а не указывают ее. Спасибо, что все мне проясняли.

да, очевидно некорректно перевел. А какая частота если не секрет?

[excly 0]

2 hours ago, KeisN13 said:

да, очевидно некорректно перевел. А какая частота если не секрет?

50МГц. Это задача, придуманная самим собой для себя же. Просто чтобы Разобраться как работать с констрейнами

[Flip-fl0p 0]

Если протокол передачи предусматривает подачу тестовых данных, то есть варианты, когда можно играя фазой клока\задержкой данных на входе автоматически подстроиться ровно в центр. Тогда вообще можно без выходных констрейнов  для клока и данных обойтись.

[excly 0]

2 hours ago, Flip-fl0p said:

Если протокол передачи предусматривает подачу тестовых данных, то есть варианты, когда можно играя фазой клока\задержкой данных на входе автоматически подстроиться ровно в центр. Тогда вообще можно без выходных констрейнов  для клока и данных обойтись.

Вы совершенно правы. Но цель была именно разобраться с констрейнами))