Jump to content

    

DDR2/DDR3 длина трассы то терминатора Rvtt

36 minutes ago, EvilWrecker said:

Насколько можно понять это 100% не DIMM а memory down, поскольку такое не может быть для планки
1.png
Есть ли скриншот топологии реальной, не из секретного документа? Если TL3 это neck, то что тогда TL4 и далее? TL4 везде одинакова для вех ветвей, верно? Это мультиранковая система или нет(не понимаю нейминги сигналов)?

Ну да - это memory down под DDR3L. Топологии под нее нет. 

TL4 - это стаб. к чипу памяти,  +/-5 мил разброс.

TL5 - TL7 - виа ту виа сегмнет между чипами памяти, минимум 450 мил макс. 750 мил.  TL9 - макс 500 мил TL10 - макс 100 мил. 

Это одноранковая топология.

Нейминги сигналов  - A,BA,RAS,CAS,WE,CS,ODT,WE.

 

Share this post


Link to post
Share on other sites

Значит это судя по всему разводка "планка на топе, сразу под ней планка на боттоме",  без зеркалирования но с подводом типа такого
5.png
И смотря на то как подписаны TL на картинке есть стойкое ощущение что

Quote

Intel strongly recommends routing DRAM loaded sections — TL5, TL6, TL7, TL9 and TL10 — the same length between command signals and their corresponding clock signals. Все Loaded секции.У JEDEC есть только требования к минимальной длине TL9 , TL10.

проблемам именно в ней, т.е. подписаны не те сегменты, т.е. должно быть что-то такое(с пропуском TL9,TL10)
4.png
иначе как тогда следуя этому же гайду возможны такие цифры?

22 minutes ago, Volkov said:

TL5 - TL7 - виа ту виа сегмнет между чипами памяти, минимум 450 мил макс. 750 мил.  TL9 - макс 500 мил TL10 - макс 100 мил. 

 

Share this post


Link to post
Share on other sites

Create an account or sign in to comment

You need to be a member in order to leave a comment

Create an account

Sign up for a new account in our community. It's easy!

Register a new account

Sign in

Already have an account? Sign in here.

Sign In Now
Sign in to follow this