Volkov 0 12 сентября, 2019 Опубликовано 12 сентября, 2019 · Жалоба 36 minutes ago, EvilWrecker said: Насколько можно понять это 100% не DIMM а memory down, поскольку такое не может быть для планки Есть ли скриншот топологии реальной, не из секретного документа? Если TL3 это neck, то что тогда TL4 и далее? TL4 везде одинакова для вех ветвей, верно? Это мультиранковая система или нет(не понимаю нейминги сигналов)? Ну да - это memory down под DDR3L. Топологии под нее нет. TL4 - это стаб. к чипу памяти, +/-5 мил разброс. TL5 - TL7 - виа ту виа сегмнет между чипами памяти, минимум 450 мил макс. 750 мил. TL9 - макс 500 мил TL10 - макс 100 мил. Это одноранковая топология. Нейминги сигналов - A,BA,RAS,CAS,WE,CS,ODT,WE. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
EvilWrecker 0 12 сентября, 2019 Опубликовано 12 сентября, 2019 · Жалоба Значит это судя по всему разводка "планка на топе, сразу под ней планка на боттоме", без зеркалирования но с подводом типа такого И смотря на то как подписаны TL на картинке есть стойкое ощущение что Quote Intel strongly recommends routing DRAM loaded sections — TL5, TL6, TL7, TL9 and TL10 — the same length between command signals and their corresponding clock signals. Все Loaded секции.У JEDEC есть только требования к минимальной длине TL9 , TL10. проблемам именно в ней, т.е. подписаны не те сегменты, т.е. должно быть что-то такое(с пропуском TL9,TL10) иначе как тогда следуя этому же гайду возможны такие цифры? 22 minutes ago, Volkov said: TL5 - TL7 - виа ту виа сегмнет между чипами памяти, минимум 450 мил макс. 750 мил. TL9 - макс 500 мил TL10 - макс 100 мил. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Volkov 0 24 сентября, 2019 Опубликовано 24 сентября, 2019 · Жалоба On 9/12/2019 at 4:47 PM, EvilWrecker said: проблемам именно в ней, т.е. подписаны не те сегменты, т.е. должно быть что-то такое(с пропуском TL9,TL10) Есть еще отдельный документ для memory down с ECC. И в нем те же картинки, и те же рекомендации. Так что я не думаю что они ошиблись, и теперь плодят ошибку в разных документах. TL4 (Stub Route Segment to DRAM) TL5, TL6, TL7 (Via-to-Via Route Segment between DRAM Devices) Total Length to Last DRAM Device: PKG + TL0 + TL1 + TL2 + TL3 + TL5 + TL6 + TL7 + TL4 Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Volkov 0 24 сентября, 2019 Опубликовано 24 сентября, 2019 · Жалоба Вот разница в длине TL9 - TL10. Зеленый - 0.400 in. Красный - 0.200 in. Дельта по времени - 10 пс. А казалось бы - не должна влиять длина сегмента до терминатора. А она влияет - валит фронт сигнала у кристалла последней ДРАМ. Вот сигнал на предпоследней ДРАМ. Синий - 0.400 in. Красный - 0.200 in. Дельта по напряжению - 25 мВ. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
peshkoff 23 25 сентября, 2019 Опубликовано 25 сентября, 2019 · Жалоба in это что? дюймов что ли? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Volkov 0 25 сентября, 2019 Опубликовано 25 сентября, 2019 · Жалоба 53 minutes ago, peshkoff said: in это что? дюймов что ли? да - 0.4 и 0.2 дюйма. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
peshkoff 23 25 сентября, 2019 Опубликовано 25 сентября, 2019 · Жалоба 6 hours ago, Volkov said: да - 0.4 и 0.2 дюйма. сорри. точку не приметил. мне показалось 200 и 400 дюймов :)) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
EvilWrecker 0 25 сентября, 2019 Опубликовано 25 сентября, 2019 · Жалоба On 9/24/2019 at 12:41 PM, Volkov said: Есть еще отдельный документ для memory down с ECC. И в нем те же картинки, и те же рекомендации. Так что я не думаю что они ошиблись, и теперь плодят ошибку в разных документах. Не могу с этим согласиться Повторяющиеся ошибки(в том числе противоречащие "сути гайда") я сам несколько раз находил и с ними же обсуждал, но что касается именно картинки/соединения из документа то: - более менее значимое влияние на сигнал(если все остальное сделано правильно) видел только для memory down dual-rank.По роду деятельности в основном занимаюсь именно memory down дизайнами(от двух ранков), соответственно не видел руинящего влияния длины трассы до терминатора - в то же самое время мне совершенно непонятна топология с картинки, как это выглядит на плате - на приведенных скриншотах с гиперлинкса в первом случае можно сказать что влияния и нет, а в случае второго "проблемы"(не самая лучшая форма сигнала, хотя по compliance kit пройдет видимо) в другом месте С отпуска вернусь, попробую найти этот документ на стороне авторов Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться