Jump to content

    

DDR2/DDR3 длина трассы то терминатора Rvtt

Не смог найти требования к выравниванию трассы до резисторов терминации (если такие есть конечно). На всех дизайнах, что видел, они никак не выравниваются. НО видел дизайн, где с DDR3 и point-to-point, трассы выравнены так, чтобы общая длина (от чипа до DDR3 + от переходного до Rvtt) была одинаковая. Вообще в официальных рекомендациях JEDEC кто-то видел требования в этой части?

Share this post


Link to post
Share on other sites

То, что кто-то сделал такую работу, не означает, что она нужная. До тех пор пока резисторы не начнут принимать и передавать данные, выравнивать к ним сигналы нет смысла.

Share this post


Link to post
Share on other sites

Что тут посоветовать, .. повторите основы для резисторов терминации. Не забудьте, если у вас DDR3 и высокие скорости, обеспечить правильное волновое в стеке.

Share this post


Link to post
Share on other sites
31 minutes ago, Uree said:

То, что кто-то сделал такую работу, не означает, что она нужная. До тех пор пока резисторы не начнут принимать и передавать данные, выравнивать к ним сигналы нет смысла.

Да мне просто даже интересно стало, человек зачем-то сделал данную работу. А вдруг были аргументы. Но скорее всего это связано с ограничениями среды разработки (для выравнивания длины учитывается полная "физическая" длина трассы, включающая участок до терминатора).

Quote

Что тут посоветовать, .. повторите основы для резисторов терминации. Не забудьте, если у вас DDR3 и высокие скорости, обеспечить правильное волновое в стеке.

Повторение никогда не помешает :) В данном случае было интересно, вдруг что-то изменилось в стандартах и теперь надо делать так.

 

Спасибо за отклик :)

Share this post


Link to post
Share on other sites
2 hours ago, Lehin_05 said:

Не смог найти требования к выравниванию трассы до резисторов терминации (если такие есть конечно). На всех дизайнах, что видел, они никак не выравниваются. НО видел дизайн, где с DDR3 и point-to-point, трассы выравнены так, чтобы общая длина (от чипа до DDR3 + от переходного до Rvtt) была одинаковая. Вообще в официальных рекомендациях JEDEC кто-то видел требования в этой части?

Видел такие требования, только не JEDEC  И смысл в этом -  обеспечить одинаковое время прохождения отраженного сигнала, и его уровень. 

Share this post


Link to post
Share on other sites

При правильном согласовании отражений быть не должно, в этом как бы смысл терминации...

Share this post


Link to post
Share on other sites
13 minutes ago, Uree said:

При правильном согласовании отражений быть не должно, в этом как бы смысл терминации...

А они есть, заразы. Вот, нашел где я эти требования видел -

Intel strongly recommends routing DRAM loaded sections — TL5, TL6, TL7, TL9 and TL10 — the same length between command signals and their corresponding clock signals. Все Loaded секции.У JEDEC есть только требования к минимальной длине TL9 , TL10.

 

 

 

Share this post


Link to post
Share on other sites

Без рисунка не видно о чем речь.

Share this post


Link to post
Share on other sites
1 hour ago, Uree said:

Без рисунка не видно о чем речь.

 

topologi.jpg

Share this post


Link to post
Share on other sites

Загадочное что-то... почему TL2/TL3 и TL9/TL10 отдельные линии и что означают точки между ними? К чему конкретно относится эта топология(несколько чипов по разным сторонам платы, планка памяти в разъеме с внешней терминацией?!, что-то еще)?  Интересно было бы услышать хоть какой-то намек на обоснование этой рекомендации.

Share this post


Link to post
Share on other sites
2 hours ago, Uree said:

Загадочное что-то... почему TL2/TL3 и TL9/TL10 отдельные линии и что означают точки между ними? К чему конкретно относится эта топология(несколько чипов по разным сторонам платы, планка памяти в разъеме с внешней терминацией?!, что-то еще)?  Интересно было бы услышать хоть какой-то намек на обоснование этой рекомендации.

Присоединяюсь к вопросу- на дуалранк не тянет(один терминатор), на кламшелл тоже, плюс вроде как показаны биты(???)- что за документ? Есть полная ссылка или один из NDA-protected?

Share this post


Link to post
Share on other sites
3 hours ago, Uree said:

Загадочное что-то... почему TL2/TL3 и TL9/TL10 отдельные линии и что означают точки между ними? К чему конкретно относится эта топология(несколько чипов по разным сторонам платы, планка памяти в разъеме с внешней терминацией?!, что-то еще)?  Интересно было бы услышать хоть какой-то намек на обоснование этой рекомендации.

Точки - это переходные отверстия. Топология относится к контрол, и команд группам, 64 бит DDR3L (8 бит чип).

Если просимулировать это дело в нуперлинксе, то уровень ringback -  минимальный при длине L9+L10, равной длине сегментов TL3-TL7.

 

Share this post


Link to post
Share on other sites

Как и положено Rtt стоит в конце линии и согласует ее окончание по волновому. Там еще момент важности трассы VTT до SoC VTT чипа соотв. пинов. А отводы от согласовонной линии сделаны линиями с индуктивностями компенсаций, учитывающие их длину и волновое. 

Share this post


Link to post
Share on other sites

TL3 - это neck-down. Документ под НДА, да и там особо нет ничего такого интересного.

Share this post


Link to post
Share on other sites
21 minutes ago, Volkov said:

TL3 - это neck-down. Документ под НДА, да и там особо нет ничего такого интересного.

Насколько можно понять это 100% не DIMM а memory down, поскольку такое не может быть для планки
1.png
Есть ли скриншот топологии реальной, не из секретного документа? Если TL3 это neck, то что тогда TL4 и далее? TL4 везде одинакова для вех ветвей, верно? Это мультиранковая система или нет(не понимаю нейминги сигналов)?

Share this post


Link to post
Share on other sites

Create an account or sign in to comment

You need to be a member in order to leave a comment

Create an account

Sign up for a new account in our community. It's easy!

Register a new account

Sign in

Already have an account? Sign in here.

Sign In Now
Sign in to follow this