Jump to content

    

Cyclone 10 DDR3 Hard Memory Controller. Как понизить emif_user_clk?

Всем доброго времени суток.

 

Задача такая: надо частоту avalon-MM интерфейса контроллера памяти установить в районе 100 Мгц (плюс/минус 10Мгц). Т.е. это частота, с которой логикой планирую писать и читать туда. 

 

Проблема в том, что на ките с которым в данный момент работаю (CYclone 10 GX Development Kit), частота входного для памяти клока pll_ref_clk = 21,186 МГц (другие клоки не подключишь - Квартус ругается). При этой входной частоте большой получается частота работы чипа памяти (932 МГц) и как следствие генерируемая частота для тактирования логики  emif_user_clk = 932/4 = 233 МГц. Понизить бы ее как-нибудь до 100 МГц. Такая скорость работы чипа мне тоже ни к чему.

 

В предыдущей версии мегафункции DDR3 контроллера был отдельный тактирующий вход для avalon-MM интерфейса. Можно было emif_user_clk понизить на сколько хочешь через внешнюю PLL, завести на этот вход и всю приходящую на него логику.

 

В версии 19.2 такого тактирующего входа у avalon-MM интерфейса я пока не нашел. Т.е. получается, что avalon-MM тактируется напрямую emif_user_clk и это не изменить, а стало быть и приходящая на него логика тоже должна им же тактироваться. И частоту эту ни понизить, ни повысить. Или я что-то неправильно понимаю и есть какие-то возможности? Подскажите, кто знает.

 

Спасибо. 

Edited by RoadRunner

Share this post


Link to post
Share on other sites

Create an account or sign in to comment

You need to be a member in order to leave a comment

Create an account

Sign up for a new account in our community. It's easy!

Register a new account

Sign in

Already have an account? Sign in here.

Sign In Now
Sign in to follow this