[MaratZuev 0]

Добра всем!
Мой коллега задаёт вопрос: есть, например, Циклон 2 с четырьмя ФАПЧами по углам.
В проекте используется только один ФАПЧ, генерируемый визардом.
Коллега утверждает (если я его правильно понял), что этот ФАПЧ может быть размещён в одной из двух возможных позиций в зависимости от тактового сигнала, что питает этот ФАПЧ.
Но по какой-то причине (мне неизвестной) коллеге нужно, чтобы он мог управлять размещением этого ФАПЧа (он говорит, что в визарде такой возможности нет).
Кто что может сказать: есть такая установка в Assingments, qsf или где, чтобы задать именно желаемый угол кристалла с ФАПЧем?

[andrew_b 14]

 

[MaratZuev 0]

Спасибо. Как понимаю, всё определяется этой строчкой в qsf:
set_location_assignment HSSIPMALCPLL_1DB -to "txpll0:inst7|altera_xcvr_atx_pll_a10:txpll0_inst|a10_xcvr_atx_pll:a10_xcvr_atx_pll_inst|twentynm_atx_pll_inst"
?

На всякий случай оставлю здесь валидную ссылку на вики из этого видео: 

Arria 10 Native PHY with ATX PLL location manually constrained design example

И помещу текст сюда:

Overview

This basic design example with demonstrates how to manually constrain the Arria 10 ATX PLL location using Assignment Editor.

In Arria 10 devices, ATX PLL spacing is required when two ATX PLLs operate at the same VCO frequency or within 100MHz difference.

This is to avoid jitter performance issue with the ATX PLLs. In this design, the ATX PLL location has been pre-assigned.

You can refer to the assignment example in the Assignment Editor.

To manually constrain the ATX PLL location in the design, do the following steps:

1. Extract the project QAR 
2. Run Analysis & Synthesis compilation 
3. Open up RTL Viewer 
4. Look for twentynm_atx_pll_inst (the lowest level node of ATX PLL in RTL viewer) 
5. Right click on the twentynm_atx_pll_inst and Locate Node in Assignment Editor 
6. Populate the twentynm_atx_pll_inst into the "To" column of Assignment Editor 
7. Select Assignment Name = Location 
8. At the "Value" column, look for Element = ATX PLL and select the target ATX PLL location 
9. Save and recompile the design 
10. Check the Fitter report -> GXB Reports -> Transmitter PLL for the location placed 

Design File

Arria 10 Native PHY with ATX PLL location manually constrained design example QII v15.1 (QAR)     

Design Specifications

The table below lists the specifications for this design:

Attribute	Specification
Device	Arria 10 GX
Quartus version	QuartusII v15.1
Datarate	1Gbps
Number of channels	1
IP used	Native PHY IP, ATX PLL, Transceiver PHY Reset Controller

 

[_sda 0]

Проверил для третьего циклона - полёт нормальный. Примем к сведению.

Изменено 9 августа, 2019 пользователем _sda

[MaratZuev 0]

Во, спасибо. Похоже, что это именно оно!