Trumr 0 Posted August 8 · Report post Есть небольшой проект. Для отладки я делал на макетной плате с циклоном 5 (DE0-Nano-SoC). Но так как проект маленький - занимает ~500-600 ALM, выбираю микросхему помельче. И тут думаю взять CPLD. Но не знаю max5 от альтеры или CoolRunner-II. Вопрос в том, что я знаю сколько проект занимает в ALM, но как перевести это в блоки от xilinx'a? Как вообще сравнивать по ёмкости чипы разных производителей? Share this post Link to post Share on other sites
MegaVolt 0 Posted August 8 · Report post На прямую сложно т.к. не всё переноситься однозначно. но обычно можно сравнить в проекте и в микросхеме: -количество триггеров -количество условных логических элементов - объём памяти - число линий тактирования - рабочие частоты и пр... Share this post Link to post Share on other sites
iosifk 0 Posted August 8 · Report post 5 минут назад, MegaVolt сказал: На прямую сложно т.к. не всё переноситься однозначно. но обычно можно сравнить в проекте и в микросхеме: - объём памяти - число линий тактирования - рабочие частоты и пр... Добавлю. В классических CPLD памяти нет, линии тактирования - их меньше и могут быть проблемы с размещение. Ну т рабочие частоты конечно ниже... Share this post Link to post Share on other sites
alxkon 0 Posted August 8 · Report post 2 hours ago, Trumr said: Есть небольшой проект. Для отладки я делал на макетной плате с циклоном 5 (DE0-Nano-SoC). Но так как проект маленький - занимает ~500-600 ALM, выбираю микросхему помельче. И тут думаю взять CPLD. Но не знаю max5 от альтеры или CoolRunner-II. Вопрос в том, что я знаю сколько проект занимает в ALM, но как перевести это в блоки от xilinx'a? Как вообще сравнивать по ёмкости чипы разных производителей? MAX V ведь SRAM based по сути FPGA, просто названа CPLD Share this post Link to post Share on other sites
_4afc_ 0 Posted August 8 · Report post У CoolRunner-II есть возможность тактироваться по обоим фронтам одновременно - иногда помогает экономить тригеры. Share this post Link to post Share on other sites
eugen_pcad_ru 0 Posted August 8 · Report post На чём отлаживали, то и применяйте. Будет меньше проблем при настройке. Share this post Link to post Share on other sites
Trumr 0 Posted August 9 · Report post 8 часов назад, eugen_pcad_ru сказал: На чём отлаживали, то и применяйте. Будет меньше проблем при настройке. Отлаживал на большом циклоне, но количество занятого места не больше 10% от ёмкости чипа - явно надо брать что-то поменьше. 14 часов назад, alxkon сказал: MAX V ведь SRAM based по сути FPGA, просто названа CPLD У MAX V есть постоянная память же. 16 часов назад, MegaVolt сказал: На прямую сложно т.к. не всё переноситься однозначно. но обычно можно сравнить в проекте и в микросхеме: -количество триггеров -количество условных логических элементов - объём памяти - число линий тактирования - рабочие частоты и пр... Объём памяти, частоты ещё можно сравнивать более-менее напрямую. Мне вот интересно как оценить (пускай грубо) сколько проект будет занимать на плис другого производителя. Вот например 600 ALM это на циклоне, а вот сколько это будет в CLB у ксайлинкса? Вот в описаниях чипов есть параметр как логические ячейки, по ним можно напрямую сравнивать? Share this post Link to post Share on other sites
DimaG 0 Posted August 9 · Report post 17 minutes ago, Trumr said: Вот в описаниях чипов есть параметр как логические ячейки, по ним можно напрямую сравнивать? Самый простой и объективный способ: собрать свой проект под другого производителя. Разные чипы, разное устройство, разные среди синтеза. Вы пытаетесь сравнить трудносравнимые вещи. Share this post Link to post Share on other sites
alxkon 0 Posted August 9 (edited) · Report post 51 minutes ago, Trumr said: У MAX V есть постоянная память же. Да, там есть конфигурационный флеш ( Instant-on (0.5 ms or less) configuration time ), но это мелкий FPGA, а не CPLD, в отличии от CoolRunner. Можно еще смотреть MachXO2/MachXO3 от Lattice, там тоже есть флеш, цена наверное будет получше Edited August 9 by alxkon Share this post Link to post Share on other sites
Nieve 0 Posted August 9 · Report post 1 hour ago, Trumr said: Объём памяти, частоты ещё можно сравнивать более-менее напрямую. Мне вот интересно как оценить (пускай грубо) сколько проект будет занимать на плис другого производителя. Вот например 600 ALM это на циклоне, а вот сколько это будет в CLB у ксайлинкса? Вот в описаниях чипов есть параметр как логические ячейки, по ним можно напрямую сравнивать? Синтезните свой проект в ISE / Vivado и САПР сам покажет кол-во используемых элементов. Share this post Link to post Share on other sites
dvlwork 0 Posted August 9 · Report post 4 часа назад, Trumr сказал: Вот например 600 ALM это на циклоне, а вот сколько это будет в CLB у ксайлинкса? Для грубой оценки подойдет такой расчет. Все измеряют в базовых логических элементах - LUT4 + FF XILINX (LUT6) = 1.6 BLE Альтера ALM = 2.5 BLE (ALM Stratix5 = 2.5*1.06 BLE) Share this post Link to post Share on other sites
MegaVolt 0 Posted August 9 · Report post 5 часов назад, Trumr сказал: Объём памяти, частоты ещё можно сравнивать более-менее напрямую. Мне вот интересно как оценить (пускай грубо) сколько проект будет занимать на плис другого производителя. Вот например 600 ALM это на циклоне, а вот сколько это будет в CLB у ксайлинкса? Вот в описаниях чипов есть параметр как логические ячейки, по ним можно напрямую сравнивать? Я же написал. Сравнивайте напрямую количество триггеров а не всякие там CLB. И объём памяти. И прочите специфические ресурсы которые использованы в проекте. Т.е. PLL и пр... Плюс запас как минимум двухкратный. Само собой это если не пробовать раскладывать для другого семейства. Share this post Link to post Share on other sites
AVR 0 Posted August 16 · Report post On 8/9/2019 at 7:35 AM, Nieve said: Синтезните свой проект в ISE / Vivado и САПР сам покажет кол-во используемых элементов. Зашел в тему написать точно такой же комментарий: надо просто скомпилировать в САПР нужного производителя нужного семейства и результат будет очевиден и более менее достоверен. Share this post Link to post Share on other sites
