DariaHR 0 7 августа, 2019 Опубликовано 7 августа, 2019 · Жалоба Компания Syntacore, разработчик микропроцессорного IP, ищет сотрудника на позицию RTL Designer. Обязанности: Разработка и верификация сложных функциональных модулей для ASIC на Verilog/System Verilog. Требования: Опыт разработки и верификации RTL для ASIC от 3 лет; Отличное знание Verilog/System Verilog; Опыт использования RTL симулятора от 3 лет (any vendor); Знакомство с архитектурой современных процессоров, знание современных SoC интерфейсов (ACE, AXI); Уверенный пользователь Linux; Знание английского языка на уровне чтения технической документации и умения вести переписку на технические темы; Опыт работы с системами контроля версий. Мы предлагаем: Высокую оплату труда (по результатам собеседования); Оформление по ТК РФ; Интересную и перспективную работу, возможность быстрого профессионального и карьерного роста; Гибкий рабочий график; ДМС, оплачиваемый отпуск и больничный; Возможность публикаций и поездок на конференции. Контактная информация: [email protected] Дарья Также другие вакансии компании можно посмотреть на сайте https://spb.hh.ru/employer/2132324 Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
DariaHR 0 20 августа, 2019 Опубликовано 20 августа, 2019 · Жалоба Вакансия еще актуальна. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
leocat 0 20 августа, 2019 Опубликовано 20 августа, 2019 · Жалоба 44 minutes ago, DariaHR said: Вакансия еще актуальна. Неоплачиваемое тестовое задание? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
DariaHR 0 20 августа, 2019 Опубликовано 20 августа, 2019 · Жалоба Добрый вечер. У кандидатов на позицию Инженер-стажер RTL мы просим выполнить тестовое задание, которое есть в открытом доступе на нашем сайте. Здесь представлена другая вакансия. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
TRILLER 0 20 августа, 2019 Опубликовано 20 августа, 2019 · Жалоба Писал им на ХХ - в ответ тишина. Может не стоит?.. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
lexx 0 20 августа, 2019 Опубликовано 20 августа, 2019 · Жалоба 4 hours ago, leocat said: Неоплачиваемое тестовое задание? В защиту хантера на позицию интерна: простое задание на FSM, прибыль с него не получить. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
dxp 33 21 августа, 2019 Опубликовано 21 августа, 2019 · Жалоба 4 часа назад, lexx сказал: простое задание на FSM Это вы про cross-bar "два мастера в два слейва по схеме round-robin"? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
dxp 33 21 августа, 2019 Опубликовано 21 августа, 2019 · Жалоба По вакансии. Как вяжутся: "Требуемый опыт работы: не требуется" и Минимальные требования: Практический опыт разработки RTL (ASIC/FPGA); Уверенный пользователь RTL симулятора (any vendor); Хорошее знание Verilog/SystemVerilog; ? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
lexx 0 21 августа, 2019 Опубликовано 21 августа, 2019 · Жалоба 1 hour ago, dxp said: Это вы про cross-bar "два мастера в два слейва по схеме round-robin"? Да. Немного логики, обязательный FSM с приоритетами по портам. Может немного сложновато для студента, но вполне. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
DariaHR 0 21 августа, 2019 Опубликовано 21 августа, 2019 · Жалоба 13 часов назад, TRILLER сказал: Писал им на ХХ - в ответ тишина. Может не стоит?.. Добрый день. Мы обычно отвечаем всем кандидатам. Прошу прощения, если вы не получили ответ. В вакансиях на hh.ru указаны контактные данные (почта, телефон). Если вас не затруднит, продублируйте туда, пожалуйста. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
DariaHR 0 21 августа, 2019 Опубликовано 21 августа, 2019 · Жалоба 7 часов назад, dxp сказал: По вакансии. Как вяжутся: "Требуемый опыт работы: не требуется" и Минимальные требования: Практический опыт разработки RTL (ASIC/FPGA); Уверенный пользователь RTL симулятора (any vendor); Хорошее знание Verilog/SystemVerilog; ? Добрый день. Многие кандидаты проходят обучение в вузе без возможности работать. Тем не менее у них есть опыт, который указан в минимальных требованиях. Они получают его в рамках научной деятельности, учась в университете. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться