Jump to content

    

г. Санкт-Петербург (м.Московская, м.Ленинский проспект) вакансия RTL Designer

Компания Syntacore, разработчик микропроцессорного IP, ищет сотрудника на позицию RTL Designer.

Обязанности:

Разработка и верификация сложных функциональных модулей для ASIC на Verilog/System Verilog.

Требования:

  • Опыт разработки и верификации RTL для ASIC от 3 лет;
  • Отличное знание Verilog/System Verilog;
  • Опыт использования RTL симулятора от 3 лет (any vendor);
  • Знакомство с архитектурой современных процессоров, знание современных SoC интерфейсов (ACE, AXI);
  • Уверенный пользователь Linux;
  • Знание английского языка на уровне чтения технической документации и умения вести переписку на технические темы;
  • Опыт работы с системами контроля версий.

Мы предлагаем:

  • Высокую оплату труда (по результатам собеседования);
  • Оформление по ТК РФ;
  • Интересную и перспективную работу, возможность быстрого профессионального и карьерного роста;
  • Гибкий рабочий график;
  • ДМС, оплачиваемый отпуск и больничный;
  • Возможность публикаций и поездок на конференции.

Контактная информация:

hr@syntacore.com

Дарья

Также другие вакансии компании можно посмотреть на сайте https://spb.hh.ru/employer/2132324

Share this post


Link to post
Share on other sites
44 minutes ago, DariaHR said:

Вакансия еще актуальна.

Неоплачиваемое тестовое задание?

Share this post


Link to post
Share on other sites

Добрый вечер. У кандидатов на позицию Инженер-стажер RTL мы просим выполнить тестовое задание, которое есть в открытом доступе на нашем сайте. Здесь представлена другая вакансия.

Share this post


Link to post
Share on other sites

Писал им на ХХ - в ответ тишина.
Может не стоит?..

Share this post


Link to post
Share on other sites
4 hours ago, leocat said:

Неоплачиваемое тестовое задание?

В защиту хантера на позицию интерна: простое задание на FSM, прибыль с него не получить.

Share this post


Link to post
Share on other sites
4 часа назад, lexx сказал:

простое задание на FSM

Это вы про cross-bar "два мастера в два слейва по схеме round-robin"?

Share this post


Link to post
Share on other sites

По вакансии. Как вяжутся:

 

"Требуемый опыт работы: не требуется"

 

и 

 

Минимальные требования:

  • Практический опыт разработки RTL (ASIC/FPGA);
  • Уверенный пользователь RTL симулятора (any vendor);
  • Хорошее знание Verilog/SystemVerilog;

?

 

 

Share this post


Link to post
Share on other sites
1 hour ago, dxp said:

Это вы про cross-bar "два мастера в два слейва по схеме round-robin"?

Да. Немного логики, обязательный FSM с приоритетами по портам. Может немного сложновато для студента, но вполне.

Share this post


Link to post
Share on other sites
13 часов назад, TRILLER сказал:

Писал им на ХХ - в ответ тишина.
Может не стоит?..

Добрый день. Мы обычно отвечаем всем кандидатам. Прошу прощения, если вы не получили ответ. В вакансиях на hh.ru указаны контактные данные (почта, телефон). Если вас не затруднит, продублируйте туда, пожалуйста.

Share this post


Link to post
Share on other sites
7 часов назад, dxp сказал:

По вакансии. Как вяжутся:

 

"Требуемый опыт работы: не требуется"

 

и 

 

Минимальные требования:

  • Практический опыт разработки RTL (ASIC/FPGA);
  • Уверенный пользователь RTL симулятора (any vendor);
  • Хорошее знание Verilog/SystemVerilog;

?

 

 

Добрый день. Многие кандидаты проходят обучение в вузе без возможности работать. Тем не менее у них есть опыт, который указан в минимальных требованиях. Они получают его в рамках научной деятельности, учась в университете.

Share this post


Link to post
Share on other sites

Create an account or sign in to comment

You need to be a member in order to leave a comment

Create an account

Sign up for a new account in our community. It's easy!

Register a new account

Sign in

Already have an account? Sign in here.

Sign In Now