Jump to content

    

Recommended Posts

В 10.08.2019 в 17:37, mantech сказал:

Сорри за оффтоп и вопрос ламера, а что в этом риске такого хорошего?  Программировать только на гцц, софта мало и поддерживается несколькими фирмами и то не понятно как...  Для плисов вроде, как есть бесплатные готовые процессоры, с примерами софта и реализации, да и сейчас уже полно плисов с встроенным аппаратным АРМом, в чем фишка? Или просто ради интереса попробовать?

Основное здесь - ISA (архитектура набора команд, наверное так можно перевести), и она:

0.  open - вся документация (на ISA) открыта и бесплатна, так не у всех.

1. royalty free - свободна от отчислений, любых. У большинства остальных , в серийном производстве придется платить "хозяину ISA". И это только за возможность использовать "архитектуру набора команд", даже если вы разработали собственную архитектуру процессора.

2. В основной ветке gcc

3. В основной ветке linux

4. Вроде, в основной ветке qemu

n. ..... Думаю можно ещё много чего найти.

В общем при всей молодости данного ISA, да и реальные кристаллы можно пересчитать пальцами одной руки, инфраструктура вокруг него уже не слабая.

 

В 03.08.2019 в 11:37, axiieflex сказал:

Доброго времени суток.

Может кто подсказать сколько на счет софт ядра RISC-V под FPGA, вел ли кто-то эксперименты над этим? 
Поскольку на сайте SiFive материалы есть, но там все далеко не так просто как могло быть.

Спасибо.

https://github.com/cliffordwolf/picorv32/

Здесь говорят что гоняют свою (открытую) реализацию на ~700МГц в FPGA. Все руки не дотягиваются посмотреть.

На гитхаб можно ещё открытых реализаций найти.

Share this post


Link to post
Share on other sites
В 10.08.2019 в 17:47, axiieflex сказал:

В тему FPGA с HBM

Это ж какой у нее огромный кристалл!  Наверно стоимость изготовления таких с учетом отбраковки годных - как у самолета, и даже на него не впихнули память - сидит на 2х штуках ниже... Мммда, однако...

16 часов назад, GentleFly сказал:

1. royalty free - свободна от отчислений, любых. У большинства остальных , в серийном производстве придется платить "хозяину ISA". И это только за возможность использовать "архитектуру набора команд", даже если вы разработали собственную архитектуру процессора.

В конечном итоге это больше всего касается производителей чипов, в виде ASIC, по идее, эти чипы должны быть дешевле, чем с ядрами АРМ, по факту - не понятно. Если цена будет такой-же, а скорее всего так и будет, т.к. серийность с АРМ на порядки выше, то большого смысла "переезжать" на незнакомую архитектуру нет. Разве, что из-за 64 бит, но АРМов таких уже тоже полно, вообщем - х.з.  На любителя...

16 часов назад, GentleFly сказал:

В общем при всей молодости данного ISA, да и реальные кристаллы можно пересчитать пальцами одной руки, инфраструктура вокруг него уже не слабая.

Например?  Видел только несколько фирм, которые что-то делают, то-ли для себя или что-то вроде "нейропроцессора" без доков и SDK и пр... только "программирование" на питоне... Да и все, пожалуй. До экосистемы АРМа, как пешком до луны...

Да, еще есть китайцы (GD) которые сделали на нем аналог СТМ32F1хх  Про цену тож. непонятно, есть деморолик, где на дисплейчике 128х64 показывается какое-то полуслайдшоу, при 100МГц проца, что вроде, как тормозить-то не должно, но...

Edited by mantech

Share this post


Link to post
Share on other sites
8 часов назад, lexx сказал:

Есть разные варианты реализации, как тяжёлые и производительные, так и сверхлегкие, но медленные.

По моему опыту, для тех задач которые реализуются в ПЛИС маленькие ядра softcpu самое оно.

22 минуты назад, mantech сказал:

Разве, что из-за 64 бит, но АРМов таких уже тоже полно, вообщем - х.з.  На любителя...

Ну это как - поддержи свободную архитектуру :) и все такое :)

23 минуты назад, mantech сказал:

НапримерВидел только несколько фирм, которые что-то делают, то-ли для себя или что-то вроде "нейропроцессора" без доков и SDK и пр... только "программирование" на питоне... Да и все, пожалуй. До экосистемы АРМа, как пешком до луны...

Да ещё далеко, но это только начало пути, я искренне надеюсь что в светлом будущем все изменится.

Например Обзор состояния экосистемы программного обеспечения RISC-V. В этой бумажке очень не мало ссылок, включая и коммерческих титанов :)

Да и просто наличие в основной ветке gcc, linux и qemu - это, по моему уже очень круто.

Share this post


Link to post
Share on other sites
On 9/6/2019 at 8:13 PM, GentleFly said:

Основное здесь - ISA (архитектура набора команд, наверное так можно перевести), и она:

 

On 9/6/2019 at 8:13 PM, GentleFly said:

В общем при всей молодости данного ISA, да и реальные кристаллы можно пересчитать пальцами одной руки, инфраструктура вокруг него уже не слабая.

[sarcasm]

коль скоро позиционируете себя на роль riscv-евангелиста, расскажите про единый стандарт дебага/отладки для процессорного ядра или про контроллер прерываний, который в разных реализациях SoC работает идентично..

[/sarcasm]

 

Учитывая дичайшую фрагментацию платформы (дебаг от UltraSoC не берём - там адовая проприетарщина),   было бы правильно называть всё своими именами, т.е. не RISC-V "PicoRV32", a  RV32IMC-by-cliffordwolf

 

 

Share this post


Link to post
Share on other sites
On 8/10/2019 at 5:37 PM, mantech said:

Сорри за оффтоп и вопрос ламера, а что в этом риске такого хорошего? 

....

Или просто ради интереса попробовать?

это же академмический мир ухватился - идея - написать все на неком высокоуровневом языке (chisel) - тут же куча научной новизны, можно мильйоны статей написать и т.д.  а если есть пеар, то сделать в железе - плевое дело :)

то, как это будут имплементировать (ну то есть тулзы имеют дело с генеренным верилогом, как к нему тайминг-клозуре или еще какую-то обратную связь от разработки чипа применять, например) авторов статей особо не волнует. это, так сказать, тактические вопросы и они науке не интересны. и, по-моему, может это и правильно будет - то есть имея некое (ардуино стайл), абстрактное железо, получать достаточно приемлемую реализацию - но очень быстро и без привлечения олдскульных чип-дизайнеров

то что есть всякие опенриски, опенспарки (64х битные, если что) и вообще, много наработок - ну так это опять же проблемы инженерных дел, а не научных

 

 

Share this post


Link to post
Share on other sites

Опыт использования SoftCPU у меня мизерный, а и имплементации risc-v вообще не использовал. Я говорю как сторонний наблюдатель. Когда я узнал о RISC-V я искренне порадовался данному начинанию. Я же не проповедую его сразу использовать :)

И хочу напомнить что RISC-V  это ISA а не архитектура процессора.

7 часов назад, Doka сказал:

расскажите про единый стандарт дебага/отладки для процессорного ядра

Может я вас не понял, вы об этом ? : RISC-V Debug Specification

7 часов назад, Doka сказал:

про контроллер прерываний, который в разных реализациях SoC работает идентично

У x86: AMD лицензирует у интел, хотя какоето время пытался делать свое(OpenPIC) вроде, APIC ( Advanced Programmable Interrupt Controller) by INTEL. Не думаю что это обходится AMD бесплатно.

3 часа назад, yes сказал:

то, как это будут имплементировать (ну то есть тулзы имеют дело с генеренным верилогом, как к нему тайминг-клозуре или еще какую-то обратную связь от разработки чипа применять, например) авторов статей особо не волнует. это, так сказать, тактические вопросы и они науке не интересны. и, по-моему, может это и правильно будет - то есть имея некое (ардуино стайл), абстрактное железо, получать достаточно приемлемую реализацию - но очень быстро и без привлечения олдскульных чип-дизайнеров 

Думаю так не всегда, SweRV RISC-V CoreTM 1.1 from Western Digital. Там вроде rtl на sv, а chisel и не видно.

Да и в составе RISC-V Foundation присутствуют серьезные производители.

Share this post


Link to post
Share on other sites
On 9/9/2019 at 6:01 PM, GentleFly said:

Может я вас не понял, вы об этом ? : RISC-V Debug Specification

да, об этом... началась движуха в эту сторону...

осталось открытых и свободных реализаций дождаться

Share this post


Link to post
Share on other sites
2 hours ago, Doka said:

открытых и свободных реализаций дождаться

Открытая, производительная и без багов. Выберите любые 2. Хорошее никогда бесплатным не будет, это не софт.

Из последнего только OpenRisc вылизан, но ему уже более 14-ти лет

Share this post


Link to post
Share on other sites
4 hours ago, lexx said:

Открытая, производительная и без багов. Выберите любые 2. Хорошее никогда бесплатным не будет, это не софт.

Из последнего только OpenRisc вылизан, но ему уже более 14-ти лет

а тот же опенспарк, который (как утверждается) открытый код ультраспарка? он тяжел для "эмбедерства", но вроде бы где-то его применяют. там многоядерность, плавучка 64 бита да и вообще SPARCv9 64бита и т.д. мне увы из-за монструозности и проблем с поднятием софта так и не удалось ни разу попробовать...

LEON (SPARCv8) тоже вполне оттестирован, там были баги в 64-х битной плавучке и во всяких арбитрах для SMP (такого и в коммерческих вариантах не купишь со 100% гарантией), но целочисленное ядро на многих АЗИКах проверено (да и я поделал несколько чипов на нем, потом много лет софт писали под них без проблем в IU)

у Латтиса (может ошибаюсь) лицензия допускает использование их MICO32 в сторонних продуктах

это уже не открыто, но бесплатно - если столкнетесь с изготовлением чипа, то синопсисы/каденсы свои целочисленные ядра (ARC/xtensa) дают "в нагрузку" к другим продуктам. по крайней мере, раньше так было

Share this post


Link to post
Share on other sites
On 9/11/2019 at 1:53 PM, Doka said:

осталось открытых и свободных реализаций дождаться

А чего их дожидаться-то - уже все сделано и открыто.

Имплементацию Debug можно увидеть в любом открытом RISC-V ядре, например:

Syntacore SCR1

OpenOCD (both general RISC-V and Syntacore specific)

 

RTL сделан на SystemVerilog, кстати, никакого Chisel.

Edited by Raven
Addition

Share this post


Link to post
Share on other sites
On 9/9/2019 at 10:29 AM, Doka said:

Учитывая дичайшую фрагментацию платформы (дебаг от UltraSoC не берём - там адовая проприетарщина),   было бы правильно называть всё своими именами, т.е. не RISC-V "PicoRV32", a  RV32IMC-by-cliffordwolf

Просто в RISC-V Debug spec заложено слишком много свободы для реализаций (чтобы: 1) покрывать широчайшее поле применений от tiny MCU до multi-core OOO running Linux, и возникающих при этом хотелок; 2)  и при этом оставаться vendor-neutral).

И задача написания кода для максимально обобщенного  кода RISC-V target in OpenOCD все еще ждет своего героя. А пока мы имеем в OpenOCD тагет riscv, написанный SiFive в первую очередь для себя, и лишь во-вторую - немного развернутый для общего пользования.

Пока ваша дебаг-подсистема близка к SiFive'овской, можно использовать готовую поддержку в OpenOCD. А в SiFive использована относительно экономная и более-менее разумная реализация. Не устраивает / есть в железе свои интересные features / хочется большего ? На базе "riscv" target сравнительно несложно написать поддержку дебага своего ядра, что многие и делают (как Syntacore по ссылке в сообщении выше).

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.

Guest
Reply to this topic...

×   Pasted as rich text.   Paste as plain text instead

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.