Jump to content

    
Sign in to follow this  
dimone

Как объединить два простых проекта в ISE

Recommended Posts

Есть два простых отдельных проекта , каждый со своим топ модулем на Верилоге и ucf -файлом ,

подскажите как объединить их в один проект, ибо простое добавление приводит к тому, что компилируется лишь файл топ-модуля, а второй игнорится, 

оба ucf  при этом подвязываются к топ-у, и соответственно один из них ругается, что нету таких сигналов..

Понимаю, что это тривиально, но все-же..

Share this post


Link to post
Share on other sites

Вам нужно создать общий топ файл, в котором подключить оба модуля, как компоненты в иерархическлм виде. Констрейны придётся модифицировать с учётом появившегося топ модуля иерархии

Share this post


Link to post
Share on other sites
1 час назад, dimone сказал:

Есть два простых отдельных проекта , каждый со своим топ модулем на Верилоге и ucf -файлом ,

Понимаю, что это тривиально, но все-же..

На самом деле это говорит о том, что Вы немного неправильно делаете проекты. На верхнем уровне проекта должно быть только следующее:

Буфера для LVDS, Буфера с ОК и тристате,

Блоки PLL, 

И ядро логики, куда собран весь остальной проект.

Вот тогда симуляцию удобно делать для "ядра логики" и ничего этому мешать не будет...

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.

Guest
Reply to this topic...

×   Pasted as rich text.   Paste as plain text instead

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.

Sign in to follow this