Jump to content

    
Как вы проектируете девайсы Xilinx 7-го поколения и выше  

25 members have voted

  1. 1. Собственно опрос по проектированию в среде Vivado. Без тестбенч и других специальных субпрограмм для синтеза, моделирования, разработки.

    • Текстовый редактор + Vivado GUI. Block Design включительно
      13
    • Текстовый редактор + скриптование TCL
      4
    • Текстовый редактор онли. Только классика, только хардкор:) (текст + кнопки Vivado)
      0
    • Разработка в автоматизированном непроприетарном GUI + возможно допилить вручную (К примеру MATLAB)
      1
    • неVivado Текст+GUI
      7
    • неVivado GUI
      0
    • неVivado Текст онли
      0


Процесс разработки

Приветствую!

3 hours ago, fguy said:

...

Для генерации БД из пары-другой сотен ядер (по счетчику загрузки вивады) написать скрипт будет еще той задачкой и это для плис с 200 кFF, а в более крупных проекты будут содержать еще больше ядер.

Организация работы в виваде дело сугубо личное и каждый тут сходит с ума по своему, но отходить шибко далеко от авторской концепции имхо точно не стоит.

Складывается впечатление что народ упорно тащит за уши методы работы времен вертех 2-6 с исе-альдек на новые чипы и вивадо.

 

Как раз при правильной организации  накидать скриптами BD  любого размера  не сложно -  у меня библиотечка на TCL из 2-3 десятков  шаблонов заготовок наиболее часто используемых структур блоков на BD из которых создать нужную BD дело пары минут. 

 

Да и в текст интегрировать BD тоже не сложно - макросы вам в помощь в этом деле. Например вот так у меня коннектятся  AXI шины. При некой организации  это покрывает 99% процентов потребностей. 

`include "AXI4_macro.vh"
...
//
`AXI4_WIRE_BUS(m_ddr0_data, 36, 256, 4, 0, pcie_aclk, pcie_arstn, "false");
`AXI4L_WIRE_BUS(m_ddr0_ctrl, 32, 32, ctrl_aclk, ctrl_arstn);
`AXI4S_WIRE_BUS(m_stream_out, 256, 0, 0, pcie_aclk, pcie_arstn, "false");
axis_if #(.TDATA_WH(256), TUSER_WH(0)) if_stream_in(.clk(pcie_aclk), .rst(~pcie_arstn));

pcie_sys_bd i_pcie_sys (
  `AXI4_PORT_CONNECT(M00_AXI,    m_ddr0_data),
  `AXI4L_PORT_CONNECT(M01_AXIL,  m_ddr0_ctrl),
  `AXI4S_PORT_CONNECT(M02_AXIS,  m_stream_out),
  `AXI4S_IF_CONNECT(S03_AXIS,    if_stream_in),
  ...
);

Была идея на tcl сделать пост процессор BD чтобы сразу генерировал враппер к BD с интерфесами да как то все лень.

 

Как раз большой и жирный плюс Vivado в том что ты не привязан жестко к авторской концепции. И если есть желание можешь сделать так как тебе будет удобно. Вплоть до того что свой редактор BD написать с плюшками и шлюшками :prankster2:  

 

Удачи! Rob.

 

Share this post


Link to post
Share on other sites
8 minutes ago, RobFPGA said:

Как раз при правильной организации  накидать скриптами BD  любого размера  не сложно

"Рисование" БД ручками меня не смущает. Больше напрягает пара недостатков редактора БД - невозможность копирования через буфер элементов БД между 2мя запущенными вивадо - проблема решается ручками но почему бы не сделать как принято у всех, а так же придирки к типу данных в data на стриме - штатное IP floating point выедает весь мозг требованиями обеспечить там флоат или знаковое целое - от ошибок это не спасает и только лишняя работа.

Share this post


Link to post
Share on other sites

Если честно, никогда не мог понять ценности подобных опросов. На вкус и цвет ... как известно. Разве только очередной пустопорожний холивар устроить на тему "настоящие плисоводы пишут ручками или рисуют в графике". Пустое ...

Share this post


Link to post
Share on other sites

Create an account or sign in to comment

You need to be a member in order to leave a comment

Create an account

Sign up for a new account in our community. It's easy!

Register a new account

Sign in

Already have an account? Sign in here.

Sign In Now
Sign in to follow this