Kostochkin 0 1 июня, 2019 Опубликовано 1 июня, 2019 (изменено) · Жалоба Здравствуйте.Я в матлабе новичок. У меня стоит версия r2015b.Пытаюсь сгенерировать VHDL файл из m функции при помощи HDL coder. Файл генерируется, но портов clock, reset, clock_enable и clock_out в VHDL файле нет. Генерируется безклоковый непонятный файл. Почему? В настройках они указаны. Благодарю. Изменено 2 июня, 2019 пользователем Kostochkin Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Pavel Proskura 1 1 июня, 2019 Опубликовано 1 июня, 2019 · Жалоба 39 минут назад, Kostochkin сказал: Пытаюсь сгенерировать VHDL файл из m функции при помощи HDL coder Не генерируются в модуле матлаба/simulink или не генерируются в VHDL-файле? Если Вы их не видите как порты модуля MATLAB, то это нормально, а вот если они отсутствуют в файле VHDL, тогда это странно. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Kostochkin 0 1 июня, 2019 Опубликовано 1 июня, 2019 · Жалоба Да, отсутствуют в VHDL файле. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
des00 25 2 июня, 2019 Опубликовано 2 июня, 2019 · Жалоба Сам вхдл код посмотрите. Может эти порты там не нужны и генерируется полная комбинаторика. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Kostochkin 0 2 июня, 2019 Опубликовано 2 июня, 2019 (изменено) · Жалоба Нет, в коде vhdl какая-то каша. Но допустим, что матлаб собрал комбинаторную логику. А мне нужна логика на клоке. Как тогда мне принудительно задать, чтобы блок работал по клоку? Благодарю. Изменено 2 июня, 2019 пользователем Kostochkin Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
syoma 1 3 июня, 2019 Опубликовано 3 июня, 2019 · Жалоба Модель и код в студию. Могу поглядеть. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Kostochkin 0 5 июня, 2019 Опубликовано 5 июня, 2019 · Жалоба On 6/3/2019 at 11:45 AM, syoma said: Модель и код в студию. Могу поглядеть. Благодарю, но не надо, матлаб и правда генерит комбинаторику. Вопрос в другом. Можно ли в HDL coder жестко задать, чтобы генерировался модуль HDL с клоком? или наоборот без клока? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
syoma 1 5 июня, 2019 Опубликовано 5 июня, 2019 · Жалоба 1 hour ago, Kostochkin said: Благодарю, но не надо, матлаб и правда генерит комбинаторику. Вопрос в другом. Можно ли в HDL coder жестко задать, чтобы генерировался модуль HDL с клоком? или наоборот без клока? Если у вас в дизайне будут регистры, будет и клок. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
_sda 0 17 августа, 2019 Опубликовано 17 августа, 2019 · Жалоба В 05.06.2019 в 12:27, syoma сказал: Если у вас в дизайне будут регистры, будет и клок. А как в скрипте указать какие переменные должны быть регистрами? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
syoma 1 17 августа, 2019 Опубликовано 17 августа, 2019 · Жалоба 10 hours ago, _sda said: А как в скрипте указать какие переменные должны быть регистрами? Надо хелп читать. Наверняка что-то, связанное с памятью и которое должно сохранять состояние между вызовами функции. Сорри, я по m-функциям не силен, а больше Симулинком занимаюсь. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться