systemVerilog или systemC

[MickeyMouse 0]

Решил вот потихоньку начать изучать/применять функциональную верификацию и хотелось бы узнать от опытных разрабов о преимуществах и недостатках двух языков.

PS / мне например больше по душе systemVerilog, но в разговоре с одним оченьГуру звучали аргументы про то, что systemC более мощный подход т.к. это "Си" !

[baumanets 0]

ФИО или контору авторитетов в студию!

В дц МГУ вообще на VHDL пишут.

[dvlwork 0]

Что пишут, функциональную верификацию?

[warrior-2001 0]

Пользовался и тем и другим. Если кратко - SystemC - это костыль для тех, кто по сути - программист на ЯВУ, но хочет сделать что-то для железа и ПЛИС/СнК. SystemVerilog - это инструмент для тех, кто железячник и хочет освоить верификацию сразу исходя из особенностей работы с железом.

Свой выбор остановил на sv для верификации.

[Aleх 0]

Почитайте про VPI/PLI, можно писать на всем сразу, стыковать код на разных языках. Уже лет 20 как поддерживается всеми коммерческими симуляторами, но лицензии стоят дорого. А если еще и Verdi докупить/освоить, то получится просто бомба.

А без изысков если, то выбрал бы SV/SVA

[lexx 0]

В принципе все зависит от того как вы собираетесь делать верификацию, в принципе необязательно использовать языки высокого уровня, что удобней,  то и берите, тем более и на самом деле PLI есть.

С Верди соглашусь, Simvision и остальное отдыхает.

[MickeyMouse 0]

21 час назад, warrior-2001 сказал:

Пользовался и тем и другим. Если кратко - SystemC - это костыль для тех, кто по сути - программист на ЯВУ, но хочет сделать что-то для железа и ПЛИС/СнК. SystemVerilog - это инструмент для тех, кто железячник и хочет освоить верификацию сразу исходя из особенностей работы с железом.

Свой выбор остановил на sv для верификации.

Гуру который мне посоветовал использовать SC, занимается верификацией более 10 лет и тоже писал и на том и на другом, кроме того он использует так же питон. Основной аргумент в пользу SC - более широкие возможности, готовые библиотеки, комьюнити и т.д.

Хотелось бы понять все-таки действительно ли SC для "серьезной" верификации более хорош или это просто его субъективный взгляд.

PS/ не стоит меня спрашивать для каких задач мне это нужно сейчас, просто чувствую потребность понемногу осваивать высокоуровневую верификацию...

 

[lexx 0]

1 hour ago, MickeyMouse said:

Хотелось бы понять все-таки действительно ли SC для "серьезной" верификации более хорош или это просто его субъективный взгляд.

IMHO: Одинаковы, но в последнее время SV вырывется вперёд. Однако если у вас под рукой есть тот кто уже давно занимается верфикацией, то начните с этого, а там уже разберётесь. Тут больше привязано к методологии работы, а не к конкретным преимуществам того или иного продукта.

Верификация больших блоков идёт через UVM, а это уже SV.

[warrior-2001 0]

Если тему сводить к методологиям, то нужно понять, что именно используется на предприятии. может у вас модели пишутся на всё на высоком уровне.

В таком случае выскажусь словами моего преподавателя программирования на ЯВУ - "Если вы освоите правильные подходы к решению задачи и у вас будет алгоритм, то чем его закодировать - это уже мелочи! Синтаксис учится за 1-2 месяца."

Для ПЛИС это чуть больше месяца - но суть такова.

А для себя, повторюсь, я бы по простому поступил. Если железячник - SV, если программист - SC.

[topor_topor 0]

Я так понимаю вопрос "а что ми верифицируем" не ставится.... 

А начинать надо именно с етого....  Ато с пушки по воробьям получится. 

Долго и не ефектмвно. 

[MickeyMouse 0]

В 07.08.2019 в 19:52, topor_topor сказал:

Я так понимаю вопрос "а что ми верифицируем" не ставится.... 

А начинать надо именно с етого....  Ато с пушки по воробьям получится. 

Долго и не ефектмвно. 

Вопрос не в решении какой-либо конкретной задачи, а в "Решил вот потихоньку начать изучать/применять функциональную верификацию и хотелось бы узнать от опытных разрабов о преимуществах и недостатках двух языков."

Если Вы можете разложить эти языки по удобству к различным классам задачам - лишним не будет

 

Edited August 14, 2019 by MickeyMouse

[one_eight_seven 0]

6 hours ago, MickeyMouse said:

Вопрос не в решении какой-либо конкретной задачи, а в "Решил вот потихоньку начать изучать/применять функциональную верификацию и хотелось бы узнать от опытных разрабов о преимуществах и недостатках двух языков."

Если Вы можете разложить эти языки по удобству к различным классам задачам - лишним не будет

 

SystemVerilog + uvm, и эта связка уже сразу даёт инструменты для использования моделей на systemC, и методы синхронизации в виде TLM в наличии и уже включены.