[Yuri124 1]

15 minutes ago, en-valb said:

а он от второго в лево

Так  и должен. Он берет фиксирующий фронт и рассчитывает положение данных (или упр. сигналов) которые должны появиться  на шине ДО этого фронта - setup time. А есть еще hold time - это сколько данные должны сохраняться после фронта, чтобы правильно записаться в триггер. 

[en-valb 0]

Сейчас читаю Clock Setup and Hold Slack Analysis Explained. Не могу понять предложение: "The Data Required Time is defined as the time the data can take to get to the destination register (reg2) just
in time to meet the clock setup time at the destination register,"

Изменено 25 апреля, 2019 пользователем en-valb

[en-valb 0]

22 hours ago, en-valb said:

попробую подвинуть еще немного.

Пододвинул фазу по clk1 еще немного, получилось +155 deg все стало лучше некуда.

Сделал порт SDRAM_CLK клоком

create_generated_clock -name SDRAM_CLK -source [get_pins {inst|altpll|sd1|pll7|clk[1]}] [get_ports {SDRAM_CLK}]

 

и затактировал все set_input_delay и  set_output_delay от этого клока, т.е.

заменил [get_pins {inst|altpll|sd1|pll7|clk[1]}] на  [get_clocks {SDRAM_CLK}] во всех 

set_input_delay -max -clock [get_clocks {SDRAM_CLK}] [expr $SDRAM_CLK_delay_max + $tAC +...

set_input_delay -min -clock [get_clocks {SDRAM_CLK}] [expr $SDRAM_CLK_delay_min + $tOH + ...

set_output_delay -max -clock [get_clocks {SDRAM_CLK}] [expr $SDRAM_CLK_delay_max + $tSU + ...

set_output_delay -min -clock [get_clocks {SDRAM_CLK}] [expr $SDRAM_CLK_delay_min + $tH + ...

порт SDRAM_CLK теперь стал клоком,

но снова слаки (во вложении), видимо из-за задержки на пути от clk1 до SDRAM_CLK, скрутил фазу clk1 обратно на 110 deg в итоге на pll по clk1 получился сдвиг фазы +45 deg все стало ок,

но почему SDRAM_CLK все еще в Unconstrined Output Ports?

Снова слаки.bmp

[StewartLittle 41]

4 часа назад, en-valb сказал:

Сейчас читаю Clock Setup and Hold Slack Analysis Explained. Не могу понять предложение: "The Data Required Time is defined as the time the data can take to get to the destination register (reg2) just
in time to meet the clock setup time at the destination register,"

 

Ну и что тут непонятного? Дано определение Data Required Time - это время, за которое данные должны (хотя тут написано "могут") долететь до входа регистра- приемника, чтобы для этого регистра выполнялись требования по сетапам и холдам.

Т.е. это то время распространения данных от региста-источника к регистру приемнику, к достижению которого нужно стремиться.

А Data Arrival Time - это время распространения данных, посчитанное STA-анализатором для Вашего проекта.

[en-valb 0]

Выкладываю скомпилированный проект с окончательным sdc. Хотел бы подвести итоги по данной теме. Прошу проверить все ли я учел в sdc, 

19 hours ago, en-valb said:

SDRAM_CLK все еще в Unconstrined Output Port

так и не понял нужно ли с этим, что то делать, или не обращать внимания как и на сигналы интерфейса JTAG.

Благодарю всех откликнувшихся, особенно Yuri124, много чего для меня прояснилось в части временного анализа.

test_sdram.qar

[en-valb 0]

20 hours ago, StewartLittle said:

Ну и что тут непонятного? Дано определение Data Required Time - это время, за которое данные должны...

Да как то предложение странно построено, долго переводил да только примерный смысл удалось извлечь, не был уверен, что правильно его понял. Благодарю за помощь! 

[Lotos 4]

Для применения нескольких ограничений set_input_delay/set_output_delay к одному сигналу необходимо добавлять ключ  -add_delay. Прикрепляю доработанную версию.

test_sdram.out.sdc