[PorychikKize 4]

Добрый день.

На китовой плате Xilinx Artix-7 FPGA AC701 Evaluation Kit сделана следующая разводка линий данных PCIExpress (конфигурация PCIExpress - 1 канал с 4-мя приемопередатчиками):
- на 0-ю пару GTP FPGA Artix-7 (MGTPTXP0_216_B7, MGTPTXN0_216_A7, MGTPRXP0_216_B11, MGTPRXP0_216_A11) с разъема коннектора PCIE материнской платы приходят сигналы 3-ей линии PCIE_TX3_P, PCIE_TX3_N, PCIE_RX3_P, PCIE_RX3_N)
- на 1-ю пару  FPGA - сигналы 2-ой линии коннектора PCIE материнской платы
- на 2-ю пару FPGA - сигналы 1-ой линии коннектора PCIE материнской платы
- на 3-ю пару FPGA - сигналы 0-ой линии коннектора PCIE материнской платы
Не нашел в документации - зачем так сделано. Может кто-то пояснить?

[Yuri124 1]

57 minutes ago, PorychikKize said:

зачем так сделано

Вероятно - так проще оказалось развести на плате. А нумерацию (порядок следования) трансиверов - поменять в блоке PCIe FPGA.

[PorychikKize 4]

С точки зрения простоты разводки - смущает четкая система перестановки каналов.

[Yuri124 1]

6 minutes ago, PorychikKize said:

четкая система перестановки каналов

Блоки PCIe могут так переставлять каналы. Смотрите - lane reversal

Figure 54. Using Lane Reversal to Solve PCB Routing Problems

Изменено 19 апреля, 2019 пользователем Yuri124

[PorychikKize 4]

с помощью подсказок раскопал цепочку документов для Artix-7.

В PG054 (Table 4-12) сказано, что для нужного мне корпуса рекомендуется следующее размещение GT трансиверов:
- Lane 0 - X0Y3
- Lane 1 - X0Y2
- Lane 2 - X0Y1
- Lane 3 - X0Y0

при этом документ UG482 (Figure A-2) определяет размещение трансиверов в нужном мне корпусе:
GTPE2_CHANNEL_X0Y3 ---> MGTPTXP3_216 - pin B2
                                            MGTPTXN3_216 - pin B1
                                            MGTPRXP3_216 - pin G4
                                            MGTPRXN3_216 - pin G3
и т. далее ....

Т.е. в итоге линию 0 с печатной платы надо приводить на канал FPGA, именуемый номером 3.
                                             
    Да, еще  Xilinx тоже пишет про lane reversal, но эта перестановка может быть не произвольная, а по определенным правилам (если, конечно, не лезть в констрейны).                                         
                                               

[Yuri124 1]

Вот еще про это и про изменение полярности выводов трансиверов.

Quote

PCI Express allows for a complete reversal of the physical lane ordering between the device and the connector/target device

 The rules require that the lanes are still sequentially ordered but can be logically reversed