[Мур 1]

Лихо!   10 нМ..

https://www.intel.com/content/www/us/en/products/programmable/fpga/agilex.html

[Alex77 4]

И чишо ? В чём бонусы а кромя 10нм ? Хилые давно аналогичное клепают...

[blackfin 14]

28 minutes ago, Alex77 said:

И чишо ? В чём бонусы а кромя 10нм ? Хилые давно аналогичное клепают...

Справедливости ради:

Quote

1. Hard PCI Express* Gen4 x16 (up to 16 Gbps per lane) and Gen5 x16 (up to 32 Gbps per lane)

2. Hard memory controllers and PHY supporting DDR4 x72 at 3200 Mbps per pin, DDR5 x72 at 4400 Mbps per pin

3. Up to 4 x 400GE or 8 x 200GE networking capability in one device, including hard Ethernet MAC, PCS, FEC for up to 400GE

Xilinx, вроде, так пока не умеет.. :)

[RobFPGA 27]

Приветствую!

Еще есть весьма интересное для некоторых типов приложений

Quote

FPGA, and SoC family offers the industry’s first Cache and Memory coherent interconnect to Intel® Xeon® processors.

Удачи! Rob.

 

[fguy 4]

5 hours ago, blackfin said:

Справедливости ради:

3. Up to 4 x 400GE or 8 x 200GE networking capability in one device, including hard Ethernet MAC, PCS, FEC for up to 400GE

Xilinx, вроде, так пока не умеет.. :)

48 GTM 58 Gb на 16 нм чипах уже в продаже https://www.xilinx.com/products/technology/high-speed-serial.html и число портов на чип в 1.5 раза больше, но это все топовые монстры - что б было чем конкурентам померяться

5 hours ago, RobFPGA said:

Еще есть весьма интересное для некоторых типов приложений

FPGA, and SoC family offers the industry’s first Cache and Memory coherent interconnect to Intel® Xeon® processors.

наелся АСР портом еще на 7м цинке - все красиво на бумаге, а на деле цпу слегка напрягся и плис получила фигу по доступу в память DDR на PS - скидывайте кэш ручками на цпу и будет вам счастие

Изменено 3 апреля, 2019 пользователем fguy

[wert101 0]

Кто-то сильно торопится и ставит телегу впереди лошади.)
Лихо они пропустили у Ква версию 19.0.)

[StewartLittle 41]

3 минуты назад, wert101 сказал:

Кто-то сильно торопится и ставит телегу впереди лошади.)
Лихо они пропустили у Ква версию 19.0.)

Это гвозди от другой стенки. К Agilex отношения не имеют.

См. туда: https://electronix.ru/forum/index.php?app=forums&module=forums&controller=topic&id=151503

 

[wert101 0]

16 minutes ago, StewartLittle said:

Это гвозди от другой стенки. К Agilex отношения не имеют.

Ок. А где поддержка героя публикации?

[StewartLittle 41]

16 минут назад, wert101 сказал:

Ок. А где поддержка героя публикации?

"Не ставьте телегу впереди лошади" (c)

Agilex еще только-только анонсирован. Софта для него еще ждать и ждать.

[Mad_kvmg 0]

FPGA + eASIC в одной коробке вот это интересно. То есть, отладил какой-то критически важный кусок дизайна на FPGA, конвертнул его в function-specific die, повысив частоту и уменьшив потребление, а остальное, что может измениться оставил в FPGA.