[Шаманъ 0]

43 minutes ago, Yuri124 said:

Попробовать эти биты тактировать отдельным клоком

Интересная идея, но я пошел немного иным путем.

1. Выбрал более мощный выход 3.0V LVTTL (здесь возникает вопрос, насколько это работоспособное решение? Ибо питание 3.3В, что как бы не по стандарту)

2. Установив разные задержки (см выше) подровнял два бита (4й и 12й)

3. Установив разный ток драйверов подровнял остаток

4. Сдвинул клок от PLL на -0.2нс, чтобы окончательно вписаться. Тут есть вопрос - правильно ли в таком случае изменить констрейты на:

#Было так
#set_output_delay -clock V_M_CLK -max 2.0 [get_ports {DAC[*]}] 
#set_output_delay -clock V_M_CLK -min -1.5 [get_ports {DAC[*]}]

#Сдвинул на один период тактового сигнала (-6.43нс), иначе как я понял анализ делается не по тому фронту
set_output_delay -clock V_M_CLK -max -4.43 [get_ports {DAC[*]}] 
set_output_delay -clock V_M_CLK -min -7.93 [get_ports {DAC[*]}]

Итог:

+-------------------------------------------------------------------------------------------------------------------+
; Multicorner Timing Analysis Summary                                                                               ;
+-------------------------------------------------------+--------+-------+----------+---------+---------------------+
; Clock                                                 ; Setup  ; Hold  ; Recovery ; Removal ; Minimum Pulse Width ;
+-------------------------------------------------------+--------+-------+----------+---------+---------------------+
; Worst-case Slack                                      ; 0.131  ; 0.020 ; N/A      ; N/A     ; 1.430               ;
;  V_M_CLK                                              ; 0.131  ; 0.020 ; N/A      ; N/A     ; N/A                 ;
+-------------------------------------------------------+--------+-------+----------+---------+---------------------+

Собственно единственный "скользкий" момент это первый пункт.

[dvlwork 0]

6 минут назад, Шаманъ сказал:

мощный выход 3.0V LVTTL

Почему бы тогда не выбрать LVCMOS с повышенным током?

7 минут назад, Шаманъ сказал:

Сдвинул на один период тактового сигнала (-6.43нс), иначе как я понял анализ делается не по тому фронту

Лучше сделать set_multicycle_path

[Шаманъ 0]

54 minutes ago, Yuri124 said:

либо внешний ЦАП тактировать специальным клоком, сформированным внутри ПЛИС,

Не, ЦАП таким сигналом в моем применении нельзя тактировать - клок из ПЛИС будет грязный сильно, а если его пересинхронизировать, то затея потеряет смысл.

 

Залил новый вариант в плату, работает нормально (прошлый правда с нарушенными таймингами работал тоже).

3 minutes ago, dvlwork said:

Почему бы тогда не выбрать LVCMOS с повышенным током?

Так 3.3В интерфейсы имеют по току ограничение, 3.0В интерфейсы позволяют бОльший ток получить (что в общем-то логично).

3 minutes ago, dvlwork said:

Лучше сделать set_multicycle_path

Я так и хотел вначале, но к моему стыду как это сделать правильно не понял, правда и не сильно усердствовал.

[Yuri124 1]

7 minutes ago, Шаманъ said:

 Выбрал более мощный выход 3.0V LVTTL (здесь возникает вопрос, насколько это работоспособное решение? Ибо питание 3.3В, что как бы не по стандарту)

А что было раньше? TTL иди CMOS? Если Вы перешли от CMOS к TTL, то мне кажется, просто Квартус будет по-другому считать задержки - для TTL там определенные уровни напряжения, а для CMOS - это полпитания. И по рассчитанным таким образом таймингам будет хорошо, но фактически сигналы то будут поступать на CMOS входы ЦАП. (про мощность выходов я понимаю, тут просто сравниваю, что даст в расчетах переход от CMOS к TTL при одинаковом выходе).

Ну если реальное питание 3,3В , а в расчетах 3,0В - тоже, думаю, будет погрешность в расчетах задержки, т.к. внешняя емкость проводников и входов ЦАП заряжается не генератором тока, а через КМОП выходы ПЛИС, имеющие заданное выходное сопротивление. И при питании 3,3В переход от 0 к 1 для TTL входов произойдет (будет по расчетам) быстрее, чем при 3,0В. Соответственно, и переход от 1 к 0 будет позже.

[Шаманъ 0]

2 minutes ago, Yuri124 said:

А что было раньше?

Изначально стоял 3.3V LVCMOS там совсем печально было, да и ток можно поставить только 2мА, потом 3.3V LVTTL (макс. 8мА), сейчас 3.0V LVTTL ток стоит 12 или 16мА.

Ради эксперимента посмотрел 3.0V LVTTL vs. 3.3V LVTTL при одинаковом токе драйвера 8мА - разница по tsetup около 300пс, по thold практически нет. Т.е. основное влияние оказывает именно более мощный драйвер.

8 minutes ago, Yuri124 said:

для TTL там определенные уровни напряжения, а для CMOS - это полпитания.

У меня такое записано:

set_global_assignment -name OUTPUT_IO_TIMING_NEAR_END_VMEAS "HALF VCCIO" -rise
set_global_assignment -name OUTPUT_IO_TIMING_NEAR_END_VMEAS "HALF VCCIO" -fall
set_global_assignment -name OUTPUT_IO_TIMING_FAR_END_VMEAS "HALF SIGNAL SWING" -rise
set_global_assignment -name OUTPUT_IO_TIMING_FAR_END_VMEAS "HALF SIGNAL SWING" -fall

Т.е. должно анализироваться одинаково.

[diwil 0]

похоже, все-таки, что-то не то с ЦАПом. из картинок -  или где-то потерялось 6дБ, или такт слишком шумный, или двучастотный сигнал не совсем "чистый".

 

[Шаманъ 0]

28 minutes ago, diwil said:

похоже, все-таки, что-то не то с ЦАПом

Картинки с осциллографа, я вообще удивлен, что он (осциллограф) смог такое выдать (ИМД скорее всего тоже осциллографа). На нормальном анализаторе спектра должно выглядеть намного приличнее.

Изменено 19 февраля, 2019 пользователем Шаманъ

[diwil 0]

для оссцилла слишком хорошо! :) 

на анализаторе, кстати, у  меня получается полная фигня (ригол), а вто записанные данные - хорошо. Завтра картинку сделаю

[Шаманъ 0]

1 hour ago, diwil said:

для оссцилла слишком хорошо! :) 

Сам очень удивлен - это Siglent SDS1104X-E, который я "улучшил" до SDS1204X-E :), ну и заодно все опции открыл, правда там особо полезного опционального почти ничего и нет. Как по мне, он для своих денег очень неплох и он умеет 1M точек БПФ делать (на картинках оно и есть + усреднение по 16 замерам).

[Шаманъ 0]

Сегодня была возможность посмотреть выход ЦАПа на анализаторе спектра Rigol DSA815.

[diwil 0]

ФНЧ на выходе есть? но это я просто интересуюсь.

а если задизаблить ЦАП (15 нога к плюсу), а ногами дрыгать и такт подавать, что видно? 

 

[Шаманъ 0]

1 hour ago, diwil said:

ФНЧ на выходе есть?

Конечно есть около 55МГц срез, тактовая ЦАПа 155МГц

1 hour ago, diwil said:

а если задизаблить ЦАП

Не получится - отключение ЦАПа я не делал, а городить колхоз подпаиваясь проводками к LFCSP корпусу нет желания. Да и анализатор спектра не у меня, поэтому что-либо промерять на нем это целое дело... А что собственно хотелось узреть? Тактовую фильтр задавит достаточно сильно (около 70дБ), так что разглядеть что-либо полезное наверное и не вышло бы.