[YuP 0]

Всех приветствую.

Имеется Zynq 045, ISE 14.7. Построена связка ядра ARM с PL через Bram контроллер и блочную память.

На частотах обмена до 200 МГц временные ограничения выполняются. На частоте 250 МГц требуется в блочной памяти устанавливать опцию регистровых выходов (Блочная память состоит из 16 Bram). 

Собственно,вопрос: как указать Bram контроллеру, что появилась задержка на 1 или 2 лишних такта?

P.s: для axi_bram_ctrl 4.1 данная опция найдена (READ LATENCY), а для ранних версий получается ее нет (или не нашел)

4.1 Read Latency For situations where you cannot achieve timing closure at the output of the BRAM, the AXI BRAM Controller supports a configurable read latency option where the BRAM can have pipeline stages behind it. The AXI BRAM Controller core has a C_READ_LATENCY parameter to indicate the incoming latency from BRAM to handle the appropriate handshakes.

 

[Alex77 4]

а что собственно мешает использовать вивадо? в древней исе там даже плисы цинк были ещё инженерными образцами...

[YuP 0]

Мешают организационные факторы.

Проект начинала одна команда, продолжает другая и возможности для перехода внутри этого проекта нет. Цинк там нормальный-полноценный.

Если бы мог, то уже давно перешел.

Но собственно, вопрос остался. Может кто встречался с данной проблемой.