[a123-flex 0]

Добрый день.

Установил Aldec 10.3 и ISE14.7. Система - везде win7 64-бит.

Родные либы огромные - не нужны такие, да и нет их в закромах. Попытался скомпилировать как написано здесь и на форуме.

Однако оно пишет: 

ERROR:Compxlib - Compxlib does not support active_hdl version prior to 8.3. Parsing through the path setting on your system we have identified that you are using active_hdl '10.3.3558.6081'.
Please contact Active HDL to upgrade to a supported simulator version. If the path setting is incorrect, please ensure that you are pointing to the latest version and re-invoke compxlib.
The list of supported simulator versions are listed in the Simulation Chapter of the Synthesis and Simulation Design Guide on http://www.xilinx.com.
Simulator 'active_hdl' is ignored.

Проверил все тоже самое на другой машине, где Альдек 9.3, и либы 32 бита - там все работает...

Сontact Active HDL to upgrade to a supported мне почему-то не хочется - они бюрократы) 

Возможно есть другой путь ?

 

 

[des00 25]

руками выкусить нужные исходные файлы библиотек и скомпилировать куда и как надо

[a123-flex 0]

10 часов назад, des00 сказал:

руками выкусить нужные исходные файлы библиотек и скомпилировать куда и как надо

извиняюсь за слабость, но это звучит примерно "сделайте как надо" 

[Tpeck 0]

14 hours ago, a123-flex said:

Установил Aldec 10.3 и ISE14.7. Система - везде win7 64-бит.

 

Если есть  доступ к ftp, то можно оттуда либы скачать.

[a123-flex 0]

1 час назад, Tpeck сказал:

Если есть  доступ к ftp, то можно оттуда либы скачать.

Мне нужны либы под исе 14. Там только либы 10.5a под 64 бит среду.  

Либы должны быть строго той же версии - иначе не ставятся, ни вверх, ни вниз.

[a123-flex 0]

Это есть у меня. Хотелось посвежее

[des00 25]

4 hours ago, a123-flex said:

извиняюсь за слабость, но это звучит примерно "сделайте как надо" 

в смысле ? сорцы либ находятся в ПО вендора, там чистый верилог или вхдл. найти нужные вам файлы и скомпилировать тем симулятором, который у вас есть. даже банально, добавить текстовый файл в ваш проект и скомпилировать его. Мне часто нужен один/два компонента (обычно это фифо), но зачем мне для этого искать способ собрать полные либы? Зайти в Xilinx\Vivado\2016.4\data\ip\xilinx\fifo_generator_v13_1 или Xilinx\Vivado\2016.4\data\verilog\src\unisims\ , выбрать нужное для моделирования, скомплирировать и работать. Но, если вам нужны шашечки и с одной кнопки, тогда ищите нужные версии и способ их сборки.

ЗЫ. Запросы о лекарствах, в открытой ветке форума, не рекомендуются. Рекомендую делать это в соотвествующих ветках. Почистите свои посты пожалуйста. Модератор

[a123-flex 0]

2 минуты назад, des00 сказал:

в смысле ? сорцы либ находятся в ПО вендора, там чистый верилог или вхдл. найти нужные вам файлы и скомпилировать тем симулятором, который у вас есть. даже банально, добавить текстовый файл в ваш проект и скомпилировать его. Мне часто нужен один/два компонента (обычно это фифо), но зачем мне для этого искать способ собрать полные либы? Зайти в Xilinx\Vivado\2016.4\data\ip\xilinx\fifo_generator_v13_1 или Xilinx\Vivado\2016.4\data\verilog\src\unisims\ , выбрать нужное для моделирования, скомплирировать и работать. Но, если вам нужны шашечки и с одной кнопки, тогда ищите нужные версии и способ их сборки.

 

М. Я вообще то всегда полагал что компоненты там криптованные.

[des00 25]

1 minute ago, a123-flex said:

М. Я вообще то всегда полагал что компоненты там криптованные.

Хотите сказать они просто обфусцированные ? И поэтому везде появился какой то файлик обфускатора ? И это деобфускатор ?

Для моделирования не все. Поизучайте содержимое папки, которую я привел в первом посте. Xilinx\Vivado\2016.4\data\ip\xilinx\fifo_generator_v13_1\ там есть интересные папки simulation и HDL. большую часть можно свободно моделировать под любым симулятором понимающим верилог/вхдл. Это еще со времен царя гороха.

[a123-flex 0]

Только что, des00 сказал:

Для моделирования не все. Поизучайте содержимое папки, которую я привел в первом посте. Xilinx\Vivado\2016.4\data\ip\xilinx\fifo_generator_v13_1\ там есть интересные папки simulation и HDL. большую часть можно свободно моделировать под любым симулятором понимающим верилог/вхдл. Это еще со времен царя гороха.

спасибо

[RobFPGA 27]

Приветствую!

37 minutes ago, des00 said:

Для моделирования не все. Поизучайте содержимое папки, которую я привел в первом посте. Xilinx\Vivado\2016.4\data\ip\xilinx\fifo_generator_v13_1\ там есть интересные папки simulation и HDL. большую часть можно свободно моделировать под любым симулятором понимающим верилог/вхдл. Это еще со времен царя гороха.

Обычно даже криптованные библиотеки для симуляции тоже компилируются  так как они как правило содержать ключи для основных симуляторов. Засада тут в том что в новых версиях вендоры могут использовать новые ключи и соответственно в старые версии симуляторов эти сорцы скомпилировать не смогут :(

Удачи! Rob.

 

[des00 25]

2 hours ago, RobFPGA said:

Приветствую!

Обычно даже криптованные библиотеки для симуляции тоже компилируются  так как они как правило содержать ключи для основных симуляторов. Засада тут в том что в новых версиях вендоры могут использовать новые ключи и соответственно в старые версии симуляторов эти сорцы скомпилировать не смогут :(

Удачи! Rob. 

 

Исключения всегда есть, кто-то закрывает поведенческие модели, кто-то нет. Мой посыл был к тому, что большую часть библиотек, можно скомпилировать на шару, руками и продолжить работу.Т.е. порыть нужные файлы в ПО вендора не помешает,  вдруг это открыто и совсем не обязательно компилировать все)

Кстати, те же альдековские либы, ЕМНП идут с проектами для их перекомпилирования, и можно либы от 6.3 пересобрать под 7.1 например.

[OparinVD 0]

Я долго пытался скомпилить библиотеки так, как описано на сайте Aldec'а, но это ни к чему хорошему не привело. Пытался брать отдельные исходники от fifo_generatora, но проблема была в том, что модуль на топ-левеле зовется fifo_generator_vlog_beh, а компонент, my_fifo_итд, который генерит коре-генератор (и vhdl, и verilog варианты) ссылается на fifo_generator_v13_2_2. И вот сегодня, наткнувшись на эту ветку, решил влоб переименовать библиточеный топ-левел модуль и всё подцепилось. Для vhdl варианта  my_fifo_итд пришлось еще дважды ударить в бубен: в энтити оказался лишний генерик - закомментировал; string для одного атрибута была разбита на отдельные строки - склеил всё в одну строку. И всё моделируется...

И вот вопрос: может я всё-таки что-то упустил? Может где-то есть еще одна промежуточная обертка для топ-левела?

К слову: vivado2013 генерирует пару файлов fifo_generator_v11_0.vhd и my_fifo_итд. И вот в них my_fifo сразу ссылается на правильный топ-левел в библиотеке.

[Aldec 0]

Если в других работает тогда скомпилить в 9.3 и уже загружать ip через билдер,

[OparinVD 0]

Простите, что значит "в других работает " и что значит "загружать ip через билдер"?