Kostochkin 0 18 декабря, 2018 Опубликовано 18 декабря, 2018 (изменено) · Жалоба Здравствуйте. У меня есть две платы с xc7k70-fbg484-2. На каждой плате есть оптический приемник и передатчик типа BF4M Series, сигналы с них идут на lvds ножки плис. На плис поднял ip core 1G pcs/pma lvds sgmii. Работаю в ISE 14.7. При замыкании передатчика на приемник оптикой на одной плате, прием отличный(передача и прием на одном клоке). При приеме данных между двумя платами большое количество ошибок выдает status_vector (RUDI(INVALID), RXDISPERR, RXNOTINTABLE). Половина пакетов не принимается вообще. Игрался с настройками link_timer_value и eye_mon_wait_time. Не помогает. Кто-нибудь добивался от этого ядра стабильного приема данных? И если да, то как? Спасибо. Изменено 18 декабря, 2018 пользователем Kostochkin Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Bar 0 18 декабря, 2018 Опубликовано 18 декабря, 2018 · Жалоба Привет, Я работал с этим IP. Подключался к гигабитному Ethernet PHY. Если вы используете LVDS для SGMII то ему нужен отдельный входной клок с приемника, потому что LVDS версия этого IP не умеет восстанавливать клок из данных. Такую опцию имеет только версия с гигабитными трансиверами. Пока я не завел клок с PHY тоже было большое кол-во ошибок. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Kostochkin 0 18 декабря, 2018 Опубликовано 18 декабря, 2018 · Жалоба Жаль... Спасибо. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
10ff 0 18 декабря, 2018 Опубликовано 18 декабря, 2018 · Жалоба 2 hours ago, Bar said: Пока я не завел клок с PHY тоже было большое кол-во ошибок. Какой клок вы заводили? 625 МГЦ? 125 МГц? Звучит довольно странно, учитывая что в PG047 говорится лишь о необходимости внешнего опорного клока 125 МГц. Quote При замыкании передатчика на приемник оптикой на одной плате, прием отличный(передача и прием на одном клоке). 1. Я бы проверил стабильность вашего опорного генератора. Может быть дело в нем. От чего вы тактируетесь? 2. Все ли хорошо с размещением дизайна внутри кристалла. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Kostochkin 0 18 декабря, 2018 Опубликовано 18 декабря, 2018 (изменено) · Жалоба У меня на плате 125мгц приходит на пины трансивера. Другого кварца нет. Чтобы завести клок 125мгц в ядро sgmii lvds, мне пришлось поднять еще одно ядро sgmii с трансивером. Из ядра sgmii с трансивером я беру клок userclk2 125мгц для тактирования ядра sgmii lvds. Может дело в этом? Изменено 18 декабря, 2018 пользователем Kostochkin Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
10ff 0 18 декабря, 2018 Опубликовано 18 декабря, 2018 · Жалоба 27 minutes ago, Kostochkin said: Может дело в этом? Очень вероятно. Когда происходят подобные вещи с нестабильной передачей данных надо в первую очередь проверять тактирование. Попробуйте запитать свой проект от высоскостабильного генератора напрямую. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Kostochkin 0 18 декабря, 2018 Опубликовано 18 декабря, 2018 · Жалоба Если на прямую, то проект не собирается. ISE ругается в map, типа я завожу трансиверный клок не туда... Сейчас пробую то же сделать в vivado 2017.1, хотя сомневаюсь, что будет разница... Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Yuri124 1 18 декабря, 2018 Опубликовано 18 декабря, 2018 · Жалоба 37 minutes ago, Kostochkin said: 125мгц приходит на пины трансивера. Другого кварца нет А подключить к другим пинам нет возможности? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Kostochkin 0 18 декабря, 2018 Опубликовано 18 декабря, 2018 · Жалоба Надо проверить, есть несколько тестовых пинов. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Bar 0 18 декабря, 2018 Опубликовано 18 декабря, 2018 · Жалоба 1 hour ago, 10ff said: Какой клок вы заводили? 625 МГЦ? 125 МГц? Звучит довольно странно, учитывая что в PG047 говорится лишь о необходимости внешнего опорного клока 125 МГц. 1. Я бы проверил стабильность вашего опорного генератора. Может быть дело в нем. От чего вы тактируетесь? 2. Все ли хорошо с размещением дизайна внутри кристалла. Конкретно этот дизайн я делал на плате KCU105. Там стоит PHY Marvell M88E1111 c SGMII. Из PHY выходит клок с частотой 125Mhz, который идет прямо в 1g psc_pma IP. В IP выбирается частота опорного клока. IP работало в режиме Synchronous LVDS. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Kostochkin 0 14 января, 2019 Опубликовано 14 января, 2019 (изменено) · Жалоба Забыл написать, в документации написано, что для kintex 7 это ядро действительно работает в синхронном режиме, в асинхронном работает только virtex. Так же написано, что для kintex 7 возможна реализация асинхронного режима с использованием xapp523. Кто-нибудь работал с xapp523? Это вообще работает? Изменено 14 января, 2019 пользователем Kostochkin Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Kostochkin 0 28 января, 2019 Опубликовано 28 января, 2019 · Жалоба Если кому интересно, то проект на xc7k70-fbg484-2 с использованием xapp523 заработал. Правда пришлось его немного доделать/переделать... Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
10ff 0 29 января, 2019 Опубликовано 29 января, 2019 · Жалоба 20 hours ago, Kostochkin said: Если кому интересно, то проект на xc7k70-fbg484-2 с использованием xapp523 заработал. Правда пришлось его немного доделать/переделать... Так вы бы сразу и написали для будущих поколений что пришлось "доделать/переделать". Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться