Jump to content

Sign in to follow this  

verilog, проверка кратности числа на sv

Recommended Posts

On 12/17/2018 at 11:16 AM, new123 said:

if (log_bit_counter == 16'd50000) begin

поместите результат этого выражения в условии в регистр

reg_do_action <= (log_bit_counter == (16'd50000 - 16'd1) );

то же сделать с другим выражением в условии if... вместе с окружением этого выражения

enabled && (log_id_counter % 2 == 0) 

Т.е. в условии if (...) останутся только регистры.

Логику вычисления, возможно, придётся усложнить.

Это сократит задержки.

Но необходимость задания constrain'ов это не снимает.

Share this post

Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.

Reply to this topic...

×   Pasted as rich text.   Paste as plain text instead

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.

Sign in to follow this