verilog, проверка кратности числа на sv

[Juzujka 0]

On 12/17/2018 at 11:16 AM, new123 said:

if (log_bit_counter == 16'd50000) begin

поместите результат этого выражения в условии в регистр

reg_do_action <= (log_bit_counter == (16'd50000 - 16'd1) );

то же сделать с другим выражением в условии if... вместе с окружением этого выражения

enabled && (log_id_counter % 2 == 0) 

Т.е. в условии if (...) останутся только регистры.

Логику вычисления, возможно, придётся усложнить.

Это сократит задержки.

Но необходимость задания constrain'ов это не снимает.