[addi II 0]

Здравствуйте!

 

Есть чужой проект необходимо посмотреть модель на симуляторе

Загпужаю mpf, далее компилируются сначала все потом топ отдельно , делаю  vsim, далее do testbenchwaches.do, далее run -all

В итоге ругается - error loading design

Соответственно симуляция не запускается

Подскажите пожалуйста как победить, слышал что надо потанцевать  бубуном немного , поудаляв какие то файлы типа opt

Спасибо

[RobFPGA 27]

Приветствую! 

9 minutes ago, addi II said:

В итоге ругается - error loading design

Соответственно симуляция не запускается

Подскажите пожалуйста как победить, слышал что надо потанцевать  бубуном немного , поудаляв какие то файлы типа opt

Танцы с бубном мы бы с удовольствием посмотрели - выкладывайте видео! 

Ну или хотя бы текст лебединой песни - лог с ошибками  с этого бы и надо и начинать.

Удачи! Rob. 

[another_one 0]

 

Изменено 7 декабря, 2018 пользователем another_one

[addi II 0]

Вот лог:

# Reading C:/Program Files/MentorGraphics/modeltech64_10.2c/tcl/vsim/pref.tcl 
# //  ModelSim SE-64 10.2c Jul 19 2013 
# //
# //  Copyright 1991-2013 Mentor Graphics Corporation
# //  All Rights Reserved.
# //
# //  THIS WORK CONTAINS TRADE SECRET AND PROPRIETARY INFORMATION
# //  WHICH IS THE PROPERTY OF MENTOR GRAPHICS CORPORATION OR ITS
# //  LICENSORS AND IS SUBJECT TO LICENSE TERMS.
# //
# Loading project 354_SOI_MAT_NEW
# reading C:/Program Files/MentorGraphics/modeltech64_10.2c/win64/../modelsim.ini
# Loading project 354_SOI_MAT_NEW
# Compile of DEL.v was successful.
# Compile of DEL_SIM.sv was successful.
# Compile of SEL_SIM.sv was successful.
# Compile of SEL.v was successful.
# Compile of PIX.v was successful.
# Compile of PIX_SIM.sv was successful.
# Compile of FSM_DEL.v was successful.
# Compile of FSM_DEL_SIM.sv was successful.
# Compile of FSM_SEL_PIX.v was successful.
# Compile of FSM_SEL_PIX_SIM.sv was successful.
# Compile of WR_MEM_SIM.sv was successful.
# Compile of WR_MEM.v was successful.
# Compile of RD_TOP_SIM.sv was successful.
# Compile of SLOW_IMP_SYNC.v was successful.
# Compile of RD_MEM_ARB.v was successful.
# Compile of RD_MEM_CNT.v was successful.
# Compile of RD_TOP.v was successful.
# Compile of FO_LC.v was successful.
# Compile of CPU_D_SIM.sv was successful.
# Compile of CPU_D.sv was successful.
# Compile of P2M.v was successful.
# Compile of PROG_TOP.v was successful.
# Compile of GENAN_TOP.v was successful.
# Compile of T_IMP_EXT.v was successful.
# Compile of MAR.v was successful.
# Compile of TOP.v was successful.
# Compile of TOP_SIM.sv was successful.
# Compile of P2M_SIM.sv was successful.
# Compile of SLOW_SYNC.v was successful.
# Compile of Sync.v was successful.
# Compile of F_X_CTRL.v was successful.
# Compile of F_X.v was successful.
# Compile of LPT_SIM.sv was successful.
# Compile of LPT.v was successful.
# Compile of CFSM.v was successful.
# Compile of EN2START.v was successful.
# Compile of DebugStatusWire.v was successful.
# Compile of ACCUM_TIMER.v was successful.
# Compile of TIME_SLOT_GEN.v was successful.
# Compile of TIMER_SIM.sv was successful.
# 40 compiles, 0 failed with no errors. 
# Compile of RD_TOP_SIM.sv was successful.
vsim
# vsim -gui 1 
# ** Note: (vsim-3812) Design is being optimized...
# 
# ** Error: Failed to find design unit work.1.
# Optimization failed
# Error loading design
do TOP_SIM.do
# ** Error: Missing or invalid install path
# Executing ONERROR command at macro ./TOP_SIM.do line 2
run -all
# No Design Loaded!

 

[des00 25]

9 minutes ago, addi II said:

# ** Error: Failed to find design unit work.1.

вот и ошибка. нечего моделировать. а что за странное имя модуля с цифры ?

[RobFPGA 27]

15 minutes ago, addi II said:

Вот лог:

...
vsim
# vsim -gui 1 
# ** Note: (vsim-3812) Design is being optimized...
# 
# ** Error: Failed to find design unit work.1.
...

Нее - неинтересный лог - хотим танцев :)  

Я вижу что вы пытаетесь запустить на симуляцию топ под именем "1"  странное название я бы сказал. Чего то видно не хватает в командной строке.

Удачи! Rob.

 

[addi II 0]

Подскажите пожалуйста что не хватает, 1 не запускаю, после команды vsim ставлю в design units 1s

[RobFPGA 27]

3 minutes ago, addi II said:

Подскажите пожалуйста что не хватает, 1 не запускаю, после команды vsim ставлю в design units 1s

Всего!!!   Для того чтобы сказать точнее чего не хватает нужно узнать а что же есть? (Утро. Тяпница. Телепатические способности уже на 0 :) )  

Удачи! Rob.

[iosifk 3]

16 часов назад, addi II сказал:

Загпужаю mpf, далее компилируются сначала все потом топ отдельно , делаю  vsim, далее do testbenchwaches.do, далее run -all

В итоге ругается - error loading design

# ** Note: (vsim-3812) Design is being optimized...

Попробуйте в Моделсиме поставить галочку, запрещающую оптимизацию...

[addi II 0]

Ставлю не помогает, теперь после компиляции при запуске vsim  ноходяться какие то ошибки в скомпилированных исходниках...

Ранее симуляция для этото проекта запускалась...

[RobFPGA 27]

Приветствую!

3 hours ago, RobFPGA said:

# ** Error: Failed to find design unit work.1.

 

2 hours ago, iosifk said:

Попробуйте в Моделсиме поставить галочку, запрещающую оптимизацию...

21 minutes ago, addi II said:

Ставлю не помогает, теперь после компиляции при запуске vsim  ноходяться какие то ошибки в скомпилированных исходниках...

Ранее симуляция для этото проекта запускалась...

  Еще  N! вариантов и вы найдете (может быть) удачную комбинацию. Даже не анализируя "какие то ошибки". 

Удачи! Rob.

[iosifk 3]

23 минуты назад, addi II сказал:

 теперь после компиляции при запуске vsim  ноходяться какие то ошибки в скомпилированных исходниках...

Ну  так посмотрите в проекте иерархию. Уберите из проекта все, кроме самого нижнего файла и проводите компиляцию. Постепенно, добавляйте более верхние файлы и смотрите, с какого места пойдут ошибки..

Может быть не указана версия Верилога? По умолчанию 95 года, а используются выражения для более нового 2001 или SV?

[addi II 0]

Ошибки лога 3033 ссылаются на инстансы модулей ip блоков

[RobFPGA 27]

Приветствую!

3 minutes ago, addi II said:

Ошибки лога 3033 ссылаются на инстансы модулей ip блоков

Настоящий партизан - но мы то все равно догадались что явка Штирлица не найдены библиотеки примитивов целевой FPGA или IP корок .  То есть - либо не скомпилированы в скрипте либо поставлялись отдельно и не подключены.  

Удачи! Rob.

[addi II 0]

Какой-то прогресс но waveform нет, сигналы есть время симуляции идет

Такая последовательность запускает симуляцию:

vsim -L altera -vopt -voptargs=+acc work.TOP_SIM

do TOP_SIM.do

run -all