[flammmable 0]

В языках Си и SystemVerilog есть такой удобный элемент языка, как структуры. Он позволяет объединять переменные (и другие структуры) в иерархию, а в дальнейшем абстрагироваться от внутреннего устройства структуры. Благодаря абстрагированию возможно эффективно разделять большую задачу на малые и решать их по отдельности. В Си переменную структурного типа можно передавать в качестве аргумента, возвращать в качестве значения, создавать массив и т.д. Таким образом механизм структур удается активно задействовать в коде.

Правильно ли я понимаю, что раз в структуре SV невозможно указать input/output/inout, то структуры не предназначены для передачи связей между модулями (а следовательно, если имеется иерархия модулей, то в каждой ветви иерархии порты нижнего модуля в тупую копипастятся через всю иерархию до верхнего модуля, логически объединяясь разве что префиксами в именах)?

Если оно так, то зачем нужны структуры в SV? И используете ли вы их в своих проектах?

[des00 25]

Прочитайте стандарт, потом вот это SystemVerilog for Design Second Edition: A Guide to Using SystemVerilog for Hardware Design and Modeling (Stuart Sutherland, Simon Davidmann, Peter Flake, P. Moorby) и ответы на ваши вопросы найдутся сами собой.

А то ощущение складывается что в "Свои" набиваетесь

[Darky777 0]

Представим что есть вход

...
input [ 31:0 ] data_i;
...

И что идейно он "как-то" парсится.

Выделять из вектора нужные биты можно, но не интуитивно.

поэтому можно просто сделать тайпдеф

typedef struct packed {
	logic [7:0] a;
	logic [7:0] b;
	logic [7:0] c;
	logic [7:0] d;
} data;

приводить вход к типу и работать со структурой а не с битами.

 

[flammmable 0]

Quote

Прочитайте ... A Guide to Using SystemVerilog

Спасибо за совет. Прочитал. Interface это - то, что надо :)