[yes 5]

хотелось бы в режим serial перевести (а то у древних ксайлинсов с LSB/MSB была еще заморочка)

и сделать выход тактового сигнала из нее, чтобы ПЛИС была в slave serial

по-моему, непосредственно при прошивке по JTAGу появлялось окошко со свойствами, но сейчас как ни кликал, такой менюшки не нашел

может и командная строка есть? сильно сомневаюсь, но могу и вивадой, а не импактом - если проще

 

[dubb 0]

Про ISE не помню, а в Vivado хитрая кнопка с конфигурацией загрузки появляется если нажать "Open Implemented Design" и зайти в настройки проекта в пункт Bitstream. Там она появляется над таблицей, об этих же настройках речь?

[yes 5]

3 hours ago, dubb said:

Про ISE не помню, а в Vivado хитрая кнопка с конфигурацией загрузки появляется если нажать "Open Implemented Design" и зайти в настройки проекта в пункт Bitstream. Там она появляется над таблицей, об этих же настройках речь?

нет, битстрим уже есть. нужно его загрузить во внешнюю ПЗУ-шку, причем так, чтобы потом ПЛИС загружалась :)

 

[andrew_su 1]

Из .bit файла с помощью ise impact формируется .mcs.

В impact в окне Impact Flow -> Creat Prom File.

Откроется окно   Prom File Formatter.

Step 1. Выбираем Xilinx Flash/PROM, переходим на Step 2.

Step 2. Выбираем xcf32p, переходим на Step 3.

Step 3. Выбираем каталог, пишем имя файла, формат mcs. Жмем ОК.

Дальше выбираем нужный .bit файл, генерируем .mcs

Переходим в окно Boundary Scan и там прошиваем FLASH.

Режимы прошивки (Master/Slave, Paralell/Serial) определяются тем, как подключена FLASH к FPGA и как установлены определенные пины FPGA (например для Spartan6 эта информация

содержится в UG380.pdf - Spartan-6 FPGA Configuration User Guide)

Удачи.

 

 

 

 

[yes 5]

пункты понятны, файл mcs прошивался в память (она в цепочке с ПЛИС), вопрос в том, что после этого ПЛИС не конфигурируется

проблема возникла на некой китайской плате со скудной документацией и неким черным ящиком (их загрузчиком, который, похоже, генерит тактовый сигнал и для ПЛИС и для памяти), плата доступна удаленно, осциллографом не посмотришь, но ножки ПЛИС MODE выведены на переключатель и "удаленный" оператор мог их попереключать слейв/мастер сериал/паралел.

в этом случае, скорее всего, нужно было выставить и в ПЛИС и в памяти режим приема внешнего тактового сигнала CCLK. мне казалось, что можно (лет 10 назад пользовался xcf32 - путать могу)

 

конкретно вопрос, если я поставил мастер сериал в ПЛИС, то генерит такты ПЛИС, а XCF принимает, если я переставлю ножку выбора в слэйв сериал, то как память поймет, что ей надо генерить такты?

 

[Smail522 0]

На сколько помню: ПЛИС может быть в режиме slave. А что бы XCF - мастером.... не уверен.

[likeasm 0]

On 12/13/2018 at 4:50 PM, yes said:

конкретно вопрос, если я поставил мастер сериал в ПЛИС, то генерит такты ПЛИС, а XCF принимает, если я переставлю ножку выбора в слэйв сериал, то как память поймет, что ей надо генерить такты?

На сколько я помню, у памяти XCFxxP есть вход CLKIN и выход CLKOUT.

Так вот если FPGA Master, то FPGA:CCLK -> FLASH:CLKIN, если Slave, то FLASH:CLKOUT -> FPGA:CCLK.

Что-то подсказывает, что FLASH:CLKOUT висит в воздухе.