[_sda 0]

Как описать выходной констрейн для ЦАП AD9777 при тактовой частоте 150МГц (максимальная 160МГц) если сумма tSETUP + tHOLD > Tclk?

[des00 25]

отрицательный холд я один вижу ?

[_sda 0]

15 часов назад, des00 сказал:

отрицательный холд я один вижу ?

Нет. А Вы сложите их модули. Размер зоны стабильного значения данных 5 + 3,2 = 8,2нс. А период тактовой всего 6,67нс. Когда же данным меняться-то? Я один это вижу?

[ZwergNase 0]

Насколько я понимаю, если холд отрицательный, это значит что следующие данные могут приходить аж на 3,2 нс раньше, чем latch_clock защёлкнет текущие данные. А текущие данные должны приходить не позже чем за 5 нс чем случиться этот же latch_clock, который их и защёлкнет. Т.е. стабильные данные должны держаться не меньше 5-3.2 = 1.8 нс.

[_sda 0]

44 минуты назад, Zwerg_nase сказал:

Насколько я понимаю, если холд отрицательный, это значит что следующие данные могут приходить аж на 3,2 нс раньше, чем latch_clock защёлкнет текущие данные. А текущие данные должны приходить не позже чем за 5 нс чем случиться этот же latch_clock, который их и защёлкнет. Т.е. стабильные данные должны держаться не меньше 5-3.2 = 1.8 нс.

Да, видимо таки я накосячил... Сбил внешний вид картинки. Вот в DS ещё один график для другого режима - нет никаких отрицательных холдов.

Похоже ответ нашёлся, всем спасибо! Через день-два проверю на плате.