Перейти к содержанию

    

VHDL alias

Вопрос традиционно для тех, кто полностью скурил стандарт.

Есть, к примеру, порт :

    CTRL   : inout STD_LOGIC_VECTOR(31 downto 0);

Далее я могу написать

alias MY_CTRL : std_logic_vector(2 downto 1) is CTRL(23 downto 22);

А хочется написать что-то типа

alias MY_CTRL : std_logic_vector(2 downto 1) is (CTRL(23), CTRL(19));

Но аггрегация здесь, похоже, не поддерживается (да наверное и не должна, если подумать о том, что такое массив). Но тем не менее хочется. Понятное дело, можно разбить MY_CTRL на отдельные скалярные элементы MY_CTRL_1 и MY_CTRL_2, но некрасиво. Можно MY_CTRL сделать сигналом. Но тогда про двунаправленность придется забыть и при назначении всякий раз думать вход это или выход. Еще идеи?

 

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Для публикации сообщений создайте учётную запись или авторизуйтесь

Вы должны быть пользователем, чтобы оставить комментарий

Создать учетную запись

Зарегистрируйте новую учётную запись в нашем сообществе. Это очень просто!

Регистрация нового пользователя

Войти

Уже есть аккаунт? Войти в систему.

Войти