Kluwer 0 Posted September 12, 2018 · Report post Коллеги, для отчёта требуется верилоговский код, представляющий собой просто тупое соединение нескольких модулей (никакой динамики, только модули, вспомогательные wire'ы и несколько assign'ов) превартить в понимаемый Квартусом графический файл. Начали делать руками, но оказалось, что это та ещё работёнка. Вроде, смутно вспоминаю, в далёкой юности, узал такой инструмент под названием активHDL, он вроде чего-то мог. Но было это давно. Может кто чего посоветует? Share this post Link to post Share on other sites
_sda 0 Posted September 12, 2018 · Report post Коллеги, для отчёта требуется верилоговский код, представляющий собой просто тупое соединение нескольких модулей (никакой динамики, только модули, вспомогательные wire'ы и несколько assign'ов) превартить в понимаемый Квартусом графический файл. Начали делать руками, но оказалось, что это та ещё работёнка. Вроде, смутно вспоминаю, в далёкой юности, узал такой инструмент под названием активHDL, он вроде чего-то мог. Но было это давно. Может кто чего посоветует? Да, Active-HDL может примерно так: Это в v10.4 Share this post Link to post Share on other sites
warrior-2001 0 Posted September 13, 2018 · Report post HDL Designer от Mentor Graphics может такое делать. Да и даже Quartus с определенными ограничениями так сможет. Share this post Link to post Share on other sites
a123-flex 0 Posted September 15, 2018 · Report post Коллеги, для отчёта требуется верилоговский код, представляющий собой просто тупое соединение нескольких модулей (никакой динамики, только модули, вспомогательные wire'ы и несколько assign'ов) превартить в понимаемый Квартусом графический файл. Начали делать руками, но оказалось, что это та ещё работёнка. Вроде, смутно вспоминаю, в далёкой юности, узал такой инструмент под названием активHDL, он вроде чего-то мог. Но было это давно. Может кто чего посоветует? Synplify рисует графическое представление. Share this post Link to post Share on other sites
