Jump to content

    
Sign in to follow this  
eugen_pcad_ru

автоматизация проверки логических уровней

Recommended Posts

Всем привет! Относительно недавно начал осваивать Xpedition Designer, прошу сильно не пинать) И чтобы не изобретать велосипед, прошу поделиться своим опытом у коллективного разума.

Нарисовал сложную схему в Xpedition Designer от Mentor Graphics. Для примера возьмем одну ПЛИС с несколькими банками и кучкой периферии. Естественно, уровни логики у всех разные. Есть периферия с толерантным управлением (см. рисунок). Далее проект отправляю на разводку, и там некритичная низкоскоростная периферия может изменить своё место. Конструктор раскидывает элементы по плате и ему тогда проще не тянуть сигналы через всю плис, а поменять метами на самой плис. Надеюсь, объяснил доходчиво)

После предварительной компоновки я вручную проверяю соответствие всех уровней логики. Потом еще по каким-то соображениям (изменение ширины платы под другой типоразмер корпуса, добавление радиаторов, вырезов в плате и т.п.) происходит перекомпоновка. В общем зачастую происходит несколько таких итераций и конечно в сжатые сроки) Со временем глаз "замыливается", и после второй-третьей проверки можно легко допустить ошибку: завести на 1,8В-периферию управление от 2,5В-банка; на разъем сопряжения с другими модулями тоже протянуть не те уровни и т.п. Сложность схем растет, количество периферийных микросхем тоже, ну и число ошибок от них не отстает)

Так вот собственно вопрос: кто как решает задачу автоматизации проверки? Есть такое в стандартных средствах от Mentor Graphics? Может какие скрипты применяются и т.п.?

 

Заранее спасибо за любые дельные советы!

post-32353-1536233812_thumb.png

Share this post


Link to post
Share on other sites

Про Mentor не подскажу, в Altium я использовал разноцветные NetLabel для сигналов с разным логическим уровнем и схемный символ ПЛИС, разбитый на отдельные банки. Даже при беглой проверке схемы сразу видно ошибку.

Share this post


Link to post
Share on other sites

1. При перестановках пинов в FPGA I/O Optimizer (или I/O Designer) автоматом отслеживается правильность назначения сигналов по их типам - т.е. он например просто не даст засунуть сигнал в банк не с тем типом питания.

2. Есть также Xpedition Valydate с помощью которого можно быстро произвести различные проверки правильности схемы.

Share this post


Link to post
Share on other sites
1. При перестановках пинов в FPGA I/O Optimizer (или I/O Designer) автоматом отслеживается правильность назначения сигналов по их типам - т.е. он например просто не даст засунуть сигнал в банк не с тем типом питания.

2. Есть также Xpedition Valydateс помощью которого можно быстро произвести различные проверки правильности схемы.

1 для IO-оптимайзера-дизайнера нужен проект под плис? и что делать, если в библиотеке io-оптимайзера-дизайнера нет нужной плис? самому нарисовать можно?

2 на сайте производителя "Your search for “Valydate” within mentor.com produced about 0 results". Если идти по ссылке, попадаю на "Schematic Integrity Analysis". Это оно?

Share this post


Link to post
Share on other sites
1 для IO-оптимайзера-дизайнера нужен проект под плис? и что делать, если в библиотеке io-оптимайзера-дизайнера нет нужной плис? самому нарисовать можно?

2 на сайте производителя "Your search for “Valydate” within mentor.com produced about 0 results". Если идти по ссылке, попадаю на "Schematic Integrity Analysis". Это оно?

1. Просто в проекте на каком либо символе, относящемся к FPGA ставится атрибут Type значение FPGA. После этого выполнив ПКМ>FPGA/HDL>Optimize_FPGA можно войти в IOPT для оптимизации назначения выводов плис, а также редактирования размещения остальных компонентов на плате.

Если FPGA не какая-то отечественная экзотика, то наверняка будет доступна для выбора. Нарисовать не получится, т.к. там в библиотеке еще кучу правил задают в специализированном закрытом формате.

2. Да.

Share this post


Link to post
Share on other sites
1. Просто в проекте на каком либо символе, относящемся к FPGA ставится атрибут Type значение FPGA. После этого выполнив ПКМ>FPGA/HDL>Optimize_FPGA можно войти в IOPT для оптимизации назначения выводов плис, а также редактирования размещения остальных компонентов на плате.

Если FPGA не какая-то отечественная экзотика, то наверняка будет доступна для выбора. Нарисовать не получится, т.к. там в библиотеке еще кучу правил задают в специализированном закрытом формате.

2. Да.

Спасибо!

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.

Guest
Reply to this topic...

×   Pasted as rich text.   Paste as plain text instead

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.

Sign in to follow this