Перейти к содержанию

    

Тайминг DDR в Xilinx Kintex 7

Доброго времени суток! Возникла проблема при приеме данных с АЦП, заключается в следующем. С АЦП данные приходят на диф. буфер, после чего на буфер IDELAY2, оттуда в IDDR и записываются в фифо. После выяснения значений задержки для каждого разряда, видим красивый, ровный сигнал, готовый к дальнейшей работе. Однако при переносе прошивки на другой кристалл значения этой задержки меняются, местами сильно. Получаем серьезный разброс параметров в рамках одной модели чипа. Естественно появилась хотелка автоматизировать это дело, чтобы нужные значения задержки подбирались автоматически. Есть ли у кого-нибудь идеи по этому поводу?

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Есть ли у кого-нибудь идеи по этому поводу?
Идеи все тут https://www.xilinx.com/support/documentatio...apers/wp249.pdf

А по поводу проблемы хорошо бы хотя бы частоту работы написать. А то на гигагерце это обычная проблема. А на 10МГц это проблема в ДНК :)

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

А так же, совершенно необходимо описать схему тактирования...

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Для публикации сообщений создайте учётную запись или авторизуйтесь

Вы должны быть пользователем, чтобы оставить комментарий

Создать учетную запись

Зарегистрируйте новую учётную запись в нашем сообществе. Это очень просто!

Регистрация нового пользователя

Войти

Уже есть аккаунт? Войти в систему.

Войти
Авторизация