Перейти к содержанию

Установить время симуляции Quartus 9.1

Уважаемые специалисты, подскажите новичку можно ли изменить параметры начала и окончания вывода результатов симуляции на экран в Quartus II 9.1?

Раньше приходилось работать с программой Proteus (может кто знает), в ней можно задать начало и конец вывода результатов симуляции на экран - что-то подобное в Quartus есть?

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Уважаемые специалисты, подскажите новичку можно ли изменить параметры начала и окончания вывода результатов симуляции на экран в Quartus II 9.1?

Можно установить время окончания симуляции:

 

1. Открываете файл *.vwf

2. Выбираете из меню: Edit -> End Time... -> Time.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Спасибо, получилось, не могу найти (или увидеть) кнопки запомнить меня, каждый раз авторизовываться...

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Уважаемые специалисты, подскажите новичку можно ли изменить параметры начала и окончания вывода результатов симуляции на экран в Quartus II 9.1?

 

В Верилоге есть $stop

 

И если вы знаете, сколько Вам клоков нужно чтобы увидеть сущность, то добавьте счетчик клоков в тестбенч, и по достижению результата напишите вот этот Стоп. Или вместо счетчика можно взять сигнал от проверяемого инстанса, который говорит об окончании "действий" и по нему останавливаться.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Уважаемый iosifk! Я так и не добрался до Ваших статей по языкам, поэтому свой первый проект делаю в графике.

За ответы всем спасибо, нечасто на рускоязычных форумах встречается доброжелательное отношение к новичкам (испытал на себе). Всем спасибо и удачи!

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Уважаемый iosifk! Я так и не добрался до Ваших статей по языкам, поэтому свой первый проект делаю в графике.

Смотрите сами... Я могу и показать с рабочего стола, как это делается. По скайпу это легко делается...

И вообще, могу помочь с изучением, если захотите.

Но вот делать проект в графике - это как самому себе стрелять в ногу. Больно и смысла нет....

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Хотеть я ой как хочу... но необходимо, чтобы "желание соответствовало возможностям" (С)

Мне 63. С горем пополам освоил Си, замахнулся на С++, но мозги то уже высохли - не лезет в меня ООП.

Таки огромное Вам спасибо за предложение, но не потяну. Если можно - буду обращаться. Спасибо.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Если можно - буду обращаться. Спасибо.

Ну так тем более, если на пенсии, то кто мешает... А если нет, то просто в выходные...

Там не все так сложно, поверьте. Найдите хотя бы час времени... :)

 

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

iosifk, сходил на Вашу личную страничку - полегчало, - не я один такой. Подготовлю вопросы и буду связываться с Вами.

Еще раз спасибо.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Не советую запускать симуляцию из квартуса, там это плохо сделано, тем более в старом 9-м.

Лучше сделать do-скрипт + bat файл. Если интересно, вечером выложу пример.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Уважаемый AVR!

У меня задача - подключить ADC 100Msps к STM32. Вариантов два 1) память типа FIFO, 2) буф. ОЗУ + CPLD.

Выбрал второй, но так как других тем для FPGA, CPLD у меня нет, остановлюсь в изучении этого интересного направления.

За предложение помощи - большое спасибо!

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
У меня задача - подключить ADC 100Msps к STM32. Вариантов два 1) память типа FIFO, 2) буф. ОЗУ + CPLD.

Выбрал второй,

Все как обычно... Неправильные исходные приводят к смешным результатам...

CPLD + ОЗУ будут и дороже и медленнее, чем FPGA. В которой можно разместить и ФИФО и память и разобраться с клоками. Да еще и на предварительную обработку ресурсов должно хватить...

 

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Уважаемый iosifk! Вариантов было два, потому что было в наличии FIFO AL422B и модуль RAM 256Kx16.

Так как эта тема для меня новая, положился на сеть, Гугл выдал первые 10 ссылок на Altera, модули CPLD от 600 руб с доставкой, FPGA от 1200.

Скупой платит дважды - это про меня, как это не печально.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Вариантов было два, потому что было в наличии

 

На самом деле, это только так кажется, что "два"... Просто потому, что Вы пошли "от гайки". Найдите у меня на сайте файл про "Гайку М3 и ..."...

А надо было идти "от задачи"... А потом посмотреть, как это делают другие или использовать форум, "звонок другу", статьи, примеры проектов...

А вот 600 руб и 1200 руб играют роль только если это "игры в песочнице", потому как для коммерческой разработки стоимость комплектующих будет менее 15-20% от стоимости изделия. А решающую роль играет время разработки..

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
А решающую роль играет время разработки..

Это прям мистика какая-то. Сын у меня препод, что-то там IT, одна из тем "оптимизация проектирования чего-то там", так и он говорит то же самое. А у меня действительно - "игры в песочнице"...

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Для публикации сообщений создайте учётную запись или авторизуйтесь

Вы должны быть пользователем, чтобы оставить комментарий

Создать учетную запись

Зарегистрируйте новую учётную запись в нашем сообществе. Это очень просто!

Регистрация нового пользователя

Войти

Уже есть аккаунт? Войти в систему.

Войти
Авторизация