Перейти к содержанию

Входы/выходы только для симуляции в verilog/system verilog

Возможно ли в verilog обозначить часть входов/выходов модуля только для симуляции? Что бы можно было один и тот же проект (не внося изменений) запустить как на симуляцию так и на сборку прошивки.

Изменено пользователем flammmable

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Возможно ли в verilog обозначить часть входов/выходов модуля только для симуляции? Что бы можно было один и тот же проект (не внося изменений) запустить как на симуляцию так и на сборку прошивки.

Да без проблем.

Делаете параметр - "дебаг-релиз = "да-нет""...

И еще две группы параметров, одну только для "дебага", другую - для "релиза". Для дебага на эти выходы подаете сигналы, нужные для симуляции.

А для "релиза" - подаете 0 или 1. И при компеляции эти сигналы будут автоматически проигнарированы...

 

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Возможно ли в verilog обозначить часть входов/выходов модуля только для симуляции? Что бы можно было один и тот же проект (не внося изменений) запустить как на симуляцию так и на сборку прошивки.

 

Если речь про модуль верхнего уровня,то лучше использовать `ifdef - чтобы эти порты совсем не виделись средством синтеза.

module aaa(

`ifdef SIM

input sim_signal,

`endif

...

);

 

`ifndef SIM

wire sim_signal = 1'b0,

`endif

переменную SIM определяете в настройках симулятора.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Если речь про модуль верхнего уровня,то лучше использовать `ifdef - чтобы эти порты совсем не виделись средством синтеза.

 

переменную SIM определяете в настройках симулятора.

Либо так

/* synopsys translate_off */

`define SIMULATOR

/* synopsys translate_on */

 

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
переменную SIM определяете в настройках симулятора.

Большое спасибо. Могли бы вы рассказать, где и как делается настройка переменных ModelSim-Altera в Quartus?

 

Либо так

/* synopsys translate_off */

`define SIMULATOR

/* synopsys translate_on */

Искал как задать/настроить define в ModelSim-Altera/Quartus по словам "quartus altera modelsim variable settings define ifdef" и их комбинациям - не нашел решения.

Сделал, как вы советовали - работает. Спасибо, буду делать так. Хотя данные выражения звучат как заклинание.

Изменено пользователем flammmable

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Для просмотра выходов я объявляю переменные в тестбенче с указанием полного имени

wire test_lock = module1.module2.lock;

В принципе, незадействованные входы/выходы при синтезе будут отброшены.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Искал как задать/настроить define в ModelSim-Altera/Quartus по словам "quartus altera modelsim variable settings define ifdef" и их комбинациям - не нашел решения.

Сделал, как вы советовали - работает. Спасибо, буду делать так. Хотя данные выражения звучат как заклинание.

 

Еще про заклинания...

 

New Verilog-2001 Techniques for Creating Parmeterized Models

(or Down With `define and Death of a defparam!)

брать здесь:http://www.sunburst-design.com/papers/

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Большое спасибо. Могли бы вы рассказать, где и как делается настройка переменных ModelSim-Altera в Quartus?

 

В симуляторах от Mentor (ModelSim/QuestaSim) есть предопределенный define "MODEL_TECH". Все придумано за нас)

 

Т.о. код, предназначенный только для симуляции выглдит примерно так:

 

`ifndef MODEL_TECH
...
 pll_eth
 eth_clk__
 (
 );
...
`else
...
 initial      #20  forever #20  eth_clk__25    = ~eth_clk__25   ; // 0*
....
`endif

 

В этом примере:

 

если не симуляция - описываем PLL;

Если симуляция - делаем симуляционные частоты.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
В симуляторах от Mentor (ModelSim/QuestaSim) есть предопределенный define "MODEL_TECH". Все придумано за нас)

О, это весьма приятно. Но я так понимаю, универсального дефайна симуляторщики не придумали, чтобы для всех подходило?

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Да, у каждого свои макросы. Поэтому вариант с

 

//synopsys translate_off

`define SIMULATOR

//synopsys translate_on

 

выглядит привлекательнее, этот вариант завязан на синтез, и, насколько знаю, все современные FPGA (и скорее всего не только FPGA) синтезаторы его понимают. Макросы симуляторов рулят, когда надо более тонко учесть особенности конкретного симулятора.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Для публикации сообщений создайте учётную запись или авторизуйтесь

Вы должны быть пользователем, чтобы оставить комментарий

Создать учетную запись

Зарегистрируйте новую учётную запись в нашем сообществе. Это очень просто!

Регистрация нового пользователя

Войти

Уже есть аккаунт? Войти в систему.

Войти