Перейти к содержанию

DDR signal trace lengths for Allwinner R40/V40?

Вопрос к тем кто проектировал ML платы под эти Allwinner SoC. Как разводили с учетом или без учета DDR signal trace lengths?
Не находится информации по длине проводника от BGA шариков до DDR3 входов. Для выравнивания длин LVDS и тд. DDR signals.
Примеры с Banana PI с этими SoC есть, разводки ML плат нет, только схемы. Вероятно можно по разводке сделать оценку.
Или DDR лог автомат внутри этих SoC все выравнивает и вытягивает, опираясь на стандарт. Частоты DDR3/DDR3L не оч большие до 600Мгц

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Для публикации сообщений создайте учётную запись или авторизуйтесь

Вы должны быть пользователем, чтобы оставить комментарий

Создать учетную запись

Зарегистрируйте новую учётную запись в нашем сообществе. Это очень просто!

Регистрация нового пользователя

Войти

Уже есть аккаунт? Войти в систему.

Войти
Авторизация