Перейти к содержанию

    

Не заводится UVM

Скачал UVM с http://www.accellera.org/downloads/standards/uvm/

Пробовал по этому руководству ставить http://testbench.in/UT_01_INTRODUCTION.html - не вышло.

Еще есть такое http://systemverilog.ru/questasim-with-uvm-1-2-windows но тут много букв, не верится что так сложно.

Также наблюдается наличие следов UVM в самой Questa - но как же задействовать встроенную скомпилированную версию библиотеки?

 

Пробовал и под Ubuntu 14.04 и под Centos 7, вылезает такая ошибка (Could not link 'vsim_auto_compile.so'):log003_fail.txt

Пробовал добавлять опцию -fPIC к GCC - результат такой же.

 

Не знаю что предпринимал, но прежняя ошибка ушла на какое-то время и я получал такие ошибки:log004_fail.txt

 

Вопрос такой: есть ли четкий внятный туториал по тому, как настроить UVM?

Различные руководства в интернете упираются в явные ошибки чуть ли не в коде запуска примеров, или не собираются библиотеки...

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Также наблюдается наличие следов UVM в самой Questa - но как же задействовать встроенную скомпилированную версию библиотеки?

 

Со встроенной библиотекой заводится просто.(у меня Centos6)

Вот примерчик:output.zip

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Со встроенной библиотекой заводится просто.(у меня Centos6)

Вот примерчик:output.zip

Спасибо, пытаюсь запустить. Пишет такую ошибку:

-- Compiling DPI/PLI C++ file /home/user/t/questa/questasim/verilog_src/uvm-1.2//src/dpi/uvm_dpi.cc
** Error: (vlog-70) Compilation of the C/C++ src files failed with the error messages given below.
In file included from /home/user/t/questa/questasim/verilog_src/uvm-1.2//src/dpi/uvm_dpi.cc:37:0:
/home/user/t/questa/questasim/verilog_src/uvm-1.2//src/dpi/uvm_hdl.c:32:2: error: #error "hdl vendor backend is missing"

 

В do-файле заменил:

set simlib_path /home/user/t/intelFPGA/16.1/modelsim_ase/altera/

Пришлось подсунуть от Modelsim Altera Starter Edition. Но судя по всему это не то, что нужно.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Спасибо, пытаюсь запустить. Пишет такую ошибку:

-- Compiling DPI/PLI C++ file /home/user/t/questa/questasim/verilog_src/uvm-1.2//src/dpi/uvm_dpi.cc
** Error: (vlog-70) Compilation of the C/C++ src files failed with the error messages given below.
In file included from /home/user/t/questa/questasim/verilog_src/uvm-1.2//src/dpi/uvm_dpi.cc:37:0:
/home/user/t/questa/questasim/verilog_src/uvm-1.2//src/dpi/uvm_hdl.c:32:2: error: #error "hdl vendor backend is missing"

 

В do-файле заменил:

set simlib_path /home/user/t/intelFPGA/16.1/modelsim_ase/altera/

Пришлось подсунуть от Modelsim Altera Starter Edition. Но судя по всему это не то, что нужно.

 

Альтеровская библиотека в проекте не нужна.

Путь просто заготовка.

 

У Вас, почему-то, начинается компиляция uvm-1.2, вместо использования уже готовой библиотеки.

Мой примерчик для версии 1.1d.(возможно пойдет и на 1.2)

Посмотрите пути в файле modelsim.ini

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Добавлено: не подскажете, реально ли запустить UVM поверх Icarus Verilog?

 

Альтеровская библиотека в проекте не нужна.

Путь просто заготовка.

Да, убрал эту строку без последствий.

 

У Вас, почему-то, начинается компиляция uvm-1.2, вместо использования уже готовой библиотеки.

Мой примерчик для версии 1.1d.(возможно пойдет и на 1.2)

Посмотрите пути в файле modelsim.ini

Действительно, был неверный путь в modelsim.ini

Там было указано 1.1d, а я в своих проектах на 1.2 ссылался.

 

(то что компиляция начиналась - это моя ошибка, забыл убрать, использовал свой скрипт запуска)

 

Тема решена, всё запускается и завершается:

# *** TEST PASSED - 2 vectors ran, 2 vectors passed ***
# *** TEST PASSED - 2 vectors ran, 2 vectors passed ***
# --- UVM Report Summary ---
...

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Добавлено: не подскажете, реально ли запустить UVM поверх Icarus Verilog?

 

Точно я не знаю. Кажется, Icarus не поддерживает полноценно sv.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Точно я не знаю. Кажется, Icarus не поддерживает полноценно sv

Да, возможно по этой причине и не заведется.

 

Благодарю Вас за помощь, всё удалось успешно запустить, сижу изучаю туториалы и статьи, запускаю примеры.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Да, возможно по этой причине и не заведется.

 

Благодарю Вас за помощь, всё удалось успешно запустить, сижу изучаю туториалы и статьи, запускаю примеры.

 

Удачи!

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
Точно я не знаю. Кажется, Icarus не поддерживает полноценно sv.

 

а известно какие конкретно инструкции SV используются в UVM ?

икарус подрос и возмужал в этом смысле, последний из гита поддерживает некоторые подмножества:

 

$ iverilog -h
Usage: iverilog [-EiSuvV] [-B base] [-c cmdfile|-f cmdfile]
                [-g1995|-g2001|-g2005|[b]-g2005-sv|-g2009|-g2012[/b]]

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты
а известно какие конкретно инструкции SV используются в UVM ?

Icarus Verilog 0.10.0 11/23/14 does not support UVM/OVM

Вот что выдает EDA Playground, когда я пытался запустить простейший пример. Сразу пишет что не может.

И в самом деле, там такие хитрые костыли у этого UVM, что не потянет. При том что я очень хорошо к Icarus отношусь.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Для публикации сообщений создайте учётную запись или авторизуйтесь

Вы должны быть пользователем, чтобы оставить комментарий

Создать учетную запись

Зарегистрируйте новую учётную запись в нашем сообществе. Это очень просто!

Регистрация нового пользователя

Войти

Уже есть аккаунт? Войти в систему.

Войти