Перейти к содержанию

    

LATICE Diamond - можно ли как-то автоматом констрейнить PLL выходы?

если считать вручную, то пример ниже - обратная связь по CLKOP, CLKOS сдвиг на 90 (3 нс)

 

как посчитать задержку (предполагаю, что для CLKOP PAD->CLKI+clock tree, то есть 0.887+0.562+2.494=3.943),

а для CLKOS - не понятно, нужно ли добавлять 1.562 PLL_TL0.CLKI to PLL_TL0.CLKOS

 

и непонятно, почему задержку тактового дерева pll не компенсирует, может нужно было руками и pll включать (тут я хотел посмотреть - может визард сделает)

 

или я вообще ничего в даймонде не понял? там еще с описанием lpf проблема

 

Name Fanout Delay (ns) Site Resource

PADI_DEL --- 0.887 B11.PAD to B11.PADDI eclk

ROUTE 2 0.562 B11.PADDI to PLL_TL0.CLKI eclk_c

CLKI2OS_DE --- 1.562 PLL_TL0.CLKI to PLL_TL0.CLKOS pll/PLLInst_0

ROUTE 1 2.494 PLL_TL0.CLKOS to IOL_R11D.CLK clk1

--------

5.505 (44.5% logic, 55.5% route), 2 logic levels.

 

Feedback path:

 

Name Fanout Delay (ns) Site Resource

CLKFB2OP_D --- 0.000 PLL_TL0.CLKFB to PLL_TL0.CLKOP pll/PLLInst_0

ROUTE 12 2.494 PLL_TL0.CLKOP to PLL_TL0.CLKFB clk0

--------

2.494 (0.0% logic, 100.0% route), 1 logic levels.

 

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

вот была похожая тема, про недостатки lpf (я не особо вник, просто отметился, чтобы потом посмотреть...)

https://electronix.ru/forum/index.php?showtopic=145863

но не согласен с "неявно выполняет derive_pll_clocks"

я так понимаю, что при создании PLL IP генерится lpf, в которых указаны такты на выходе PLL без задержки и без учета фазы

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Для публикации сообщений создайте учётную запись или авторизуйтесь

Вы должны быть пользователем, чтобы оставить комментарий

Создать учетную запись

Зарегистрируйте новую учётную запись в нашем сообществе. Это очень просто!

Регистрация нового пользователя

Войти

Уже есть аккаунт? Войти в систему.

Войти
Авторизация